基于跨层设计的MPSoC核间高可靠通信体制研究

摘要

随着芯片集成度的提高和芯片特征尺寸的缩小，在单个芯片中集成的核心数目已经越来越多。片上网络由于其扩展性好、通信带宽高等特点，已经成为目前片上多核系统核间主流互连方案。但随着芯片特征尺寸的持续缩减，片上网络的故障率受串扰、耦合、单粒子翻转等因素的影响而持续增加，因此片上网络的容错设计成为近年来一个重要的研究热点。由于容错设计将不可避免的引入各种开销，如何平衡可靠性和开销就成为了核间通信体制的研究重点。本文对片上网络链路上的瞬时故障进行研究，提出了一套基于跨层设计的高可靠性核间通信体制。该体制不但可以有效提升核间通信的可靠性，而且不会引入过多的面积和功耗开销。
　　首先，本文对片上网络的故障种类、故障成因及故障建模展开研究，指出现有片上网络链路容错方法存在诸如开销大等方面的问题。针对这些问题，本文采用了更合理、更直观的比特故障模型来表征片上网络的链路故障，并以该模型为基础开展容错传输方案的研究和设计。
　　其次，本文针对数据包的可达性问题，提出了一种基于跨层设计的包头高可靠检纠错方法，用于保护包头中的关键路由信息。该容错设计主要由路由器中的轻量级检错模块、网络接口中的纠错模块以及相关的控制逻辑三部分组成。其中，包头在数据链路层进行检错，然后在传输层采用译码单元进行纠错，从而为包头提供高可靠性，以保证数据包能够到达正确的目的地。
　　随后，在数据包可达的基础上，本文分析了片上网络低开销高可靠的优化空间，对有效载荷进行低开销高可靠的容错设计。该设计采用（72,64）汉明码在传输层对有效载荷检错和纠错，实现纠正1比特随机错误并检测2比特差错的功能，以确保有效载荷的可靠性。
　　在本文的最后使用ESYNET软件仿真平台以及Synopsys公司的EDA工具对上述容错设计进行仿真验证，对数据包到达率、数据包平均时延、功耗和面积开销等指标进行分析评估，并与其它常用传输机制进行对比。由实验结果可知，本文提出的传输方案在保证核间通信高可靠性的同时，减少了片上网络硬件资源开销和传输时间开销，实现片上性能和开销的良好平衡。

目录

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缩略词表

第一章 绪 论

1.1研究背景与意义

1.2国内外研究现状

1.3本文主要研究内容

1.4本文结构安排

第二章 MPSoC核间通信容错机制概述

2.1 MPSoC核间通信体制概述

2.2核间通信故障成因及故障分类

2.3片上网络链路故障模型及容错方法介绍

2.4 片上网络常用检纠错码

2.5本章小结

第三章 基于跨层设计的包头高可靠检纠错方法

3.1 基于跨层设计的包头高可靠检纠错总体设计

3.2 基于跨层设计的包头高可靠检纠错码

3.3 基于跨层设计的包头检纠错硬件结构

3.4 控制逻辑信号的状态转移图

3.5 本章小结

第四章 低开销高可靠有效载荷容错设计

4.1 低开销高可靠片上网络优化空间分析及总体通信方案

4.2 低开销高可靠有效载荷纠错码

4.3 低开销高可靠有效载荷容错硬件设计

4.4 本章小结

第五章 仿真及验证

5.1 仿真环境搭建

5.2 主要评价指标

5.3 包头检纠错方法仿真及分析

5.4 片上网络性能分析

5.5 片上网络容错开销分析

5.6 本章小结

第六章 总结与展望

6.1 工作总结

6.2 工作展望

致谢

参考文献

在学期间取得的与学位论文相关的研究成果