基于FPGA的PCIExpress与RapidIO高速互连技术验证

摘要

集成电路发展逐渐趋向于高速率低功耗，从上世纪90年代，处理器的速率呈现出指数增长，而系统总线和芯片互连技术却发展缓慢。传统的PCI总线已经满足不了高速CPU对数据读取和写入速度的需求，并且由于其陈旧的总线结构带来的缺陷，已经无法适应系统架构的要求，新的互连技术越来越成为人们关注的焦点。
　　PCI Express总线作为PCI总线的替代品，在兼容PCI总线的同时，提供了最高256GT/S的传输速率，具有大块数据传输效率高、系统拓扑简单、技术门槛低、使用和设计成本低等特点。PCI Express总线使用了最新的高速串行收发器，有效的ACK/NAK协议保证数据链路可靠性，并且在数据发送过程中，使用包的形式发送数据，保证数据高效率发送的同时去除了边带信号，目前已经广泛应用于计算机中本地IO总线。而RapidIO作为新兴产品，在嵌入式系统中得到了广泛的应用，其最高传输速率在仅仅使用4个通道的情况下达到25GT/S，在串行总线小包的传输效率更高、允许更灵活的拓扑结构和多样的处理部件、更好的系统稳定性、更高效率的流控机制、更多级的服务质量和更强的错误管理机制，适用于高实时性、高可靠性的嵌入式系统的设计。
　　本文以高速互连技术作为立足点，介绍高速互连技术物理层的实现方案，包括LVDS、CML、ECL等高速差分电平规范，以及使用了时钟恢复电路、8B/10B编解码等技术的高速串行收发器；同时以PCI Express和RapidIO的协议及工作原理为基础，分析了各自的优缺点，分别介绍其工作机制和实现基础；在了解了协议及工作原理的基础上，设计有效可靠的硬件测试方案，并设计FPGA测试程序，包括Altera提供的IP核与应用层的设计；最后以FPGA开发板作为硬件测试平台，根据设计的硬件测试方案，实现了FPGA开发板与PC之间的高速DMA数据读写以及FPGA开发板与DSP芯片之间RapidIO通道的数据传输。

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第一章 绪论

1.1选题背景及意义

1.2国内外研究现状

1.3论文结构介绍

第二章 高速互连技术物理层实现方案

2.1常见单路信号电平规范

2.2常见差分信号电平规范

2.3高速串行收发器

2.4本章小结

第三章PCI Express和Rapid IO体系结构概述

3.1 PCI Express总线层次结构介绍

3.2PCI Express总线事务层

3.3PCI Express数据链路层

3.4PCI Express物理层

3.5 RapidIO互连技术介绍

3.6 RapidIO逻辑层

3.7 RapidIO串行物理层

3.8 串行RapidIO在链路上的数据流

3.9 本章小结

第四章 FPGA测试方案及调试程序设计

4.1PCIE Hard IP core

4.2 PCIE测试方案与应用层设计

4.3RapidIO IP core

4.4 RapidIO测试方案与应用层设计

4.5 本章小结

第五章 测试硬件平台介绍及测试结果分析

5.1 硬件平台介绍

5.2 信号完整性分析

5.3 PCIE测试结果

5.4 RapidIO测试结果

5.5 测试结果分析

第六章 总结与展望

参考文献

致谢

作者简介

基本情况

教育背景

攻读硕士学位期间的研究成果