用VerilogHDL实现基本JPEG编码器主体电路

摘要

随着微电子技术的快速发展，数字图像编解码芯片设计技术在众多领域有着广泛应用，其中静态图像编解码芯片成为研究的热点之一；静态图像压缩标准(JPEG)内部采用了被认为最有效压缩技术的离散余弦变换(DCT)，同时该标准也被认为最好的压缩图片方法。本文主要利用VerilogHDL来设计实现、仿真JPEG编码器芯片主体逻辑电路模块，包括2D-DCT、量化、熵编码和数据打包封装模块。 论文主要工作为对集成电路设计常用技巧做了概述，说明了JPEG编码标准和图像处理基础，文中选用了目前需要乘法单元数目最少的DCT算法，采用自顶向下(Top-Down)的设计方法规划了流水线结构，其中为DCT算法量身设计了专用乘法器，采用并行输入方式实现流水和RAM转置结构；为了达到更好的压缩效果设计了Z字形扫描模块(Zig-Zag)，使得DCT变换后的交流系数重新排序；最后使用查找表方式完成Huffman熵编码运算，在输出端还实现了简洁清晰的数据打包封装(Packer)模块，同时对整个内部单元做了改进和优化，综合应用设计技巧提高处理速度；分别使用Modelsim仿真工具和SynpLify pro综合工具对设计进行仿真和综合，在文中给出了仿真和综合后的RTL或门级图谱，由仿真图可知整个设计符合要求。 该JPEG主体逻辑电路设计整体或其功能单元在其他系统中可以参考，能够广泛使用于数字相机、摄像机和安防设备等各种消费类电子产品中。