基于IEEE 1500的层次型SoC测试技术研究

摘要

随着集成电路制造工艺和设计水平的飞速发展,片上系统(System on Chip,SoC)成为当今集成电路设计的一大主流。但是如何对IP核以及整个SoC进行测试却成了设计中的一大“瓶颈”。目前,关于 SoC测试方面的研究取得一定的成果。但是大多数研究没有考虑SoC的层次架构。随着IP核的不断嵌套集成,会出现越来越多的层次型SoC,迫切需要关于层次型SoC的测试技术和理论研究。
　　本文在对IEEE1500标准深入研究的基础上,研究了层次型IP核在测试过程中父核与子核之间的约束关系,并对层次型 SoC的测试环单元进行了改进设计。改进后的测试环单元不仅能实现子核与父核的并行测试,同时测试环单元本身的可靠性得到进一步提高。另外,针对层次型SoC的结构和测试流程,设计了一个测试控制器,用来实现对层次型 SoC的测试。该测试控制器同时还具有结构简单、易扩展升级的优点。
　　最后设计一个具有层次型SoC结构的被测电路,并设计了一个符合IEEE1500标准的测试环,包括测试环单元的设计以及指令寄存器设计。通过对被测电路插入故障,利用自行设计的测试控制器进行故障诊断,结果表明,测试方法的可行性和设计的正确性,能够实现对层次型SoC内部故障的诊断,对进一步研究SoC测试具有积极意义。

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第一章 引言

§1.1 研究背景及意义

§1.2 国内外研究现状

§1.3 本课题研究内容

第二章 层次型SoC测试相关技术

§2.1 IEEE 1500标准的结构与规范

§2.2核测试语言CTL

§2.3 测试访问机制TAM

§2.4 层次型SoC的测试结构

§2.5 本章小结

第三章 层次型IP核测试环单元的设计

§3.1 1500标准的测试环单元结构

§3.2 测试环单元的改进问题的提出

§3.3测试环单元的改进设计

§3.4 改进后的层次型SoC测试架构

§3.5 本章小结

第四章 测试控制器设计

§4.1 方案论证

§4.2测试控制器的架构设计

§4.3 本章小结

第五章 设计验证

§5.1 层次型SoC测试方案

§5.2 层次型SoC测试验证电路

§5.3 测试验证与分析

§5.4本章小结

第六章 总结与展望

§6.1 主要工作及研究成果

§6.2 进一步的研究工作

参考文献

致谢

作者在攻读硕士期间主要研究成果

附录A 输入缓存器模块代码

附录B 控制器逻辑控制模块代码

附录C WIR1代码

附录D WIRTHREE代码