基于Delta-Sigma调制的频率合成技术的研究

摘要

基于Delta-Sigma调制技术的频率综合器因为具有精细的频率步进和比较好的噪声性能而得到广泛的应用。论文研究了一种新的Delta-Sigma调制器结构来提高频率源的频谱纯度，其主要工作如下：
　　第一，分析了传统小数频率综合器的实现方法以及存在的问题。传统的小数频率综合器采用基于MASH（MultistAge noise Shaping）结构的Delta-Sigma调制器来实现小数分频。MASH结构的输出是一个周期序列，该序列会造成VCO端出现小数杂散。加入抖动的MASH结构可以降低杂散，但会抬高相位噪声。
　　第二，根据Michael Peter Kennedy提出的HK-MASH调制器结构原理，研究了一种误差反馈型MASH1-2-1调制器。该调制器采用MASH三级四阶结构，该结构在第二级引入二阶DSM来提高调制器阶数以此达到抑制低频噪声的目的，同时，将输出量化误差信号反馈到输入端来打破输出分频比的周期性，使得量化噪声功率谱更接近于高斯白噪声。
　　第三，根据Michael H.Perrott提出的内插采样仿真原理，对基于Delta-Sigma调制技术的小数分频器进行了相位噪声（杂散）仿真。仿真结果表明，HK-MASH1-1-1型锁相环和误差反馈型MASH1-2-1型锁相环均能降低小数杂散，但后者的相位噪声性能优于前者。
　　最后，本论文给出了设计实例。制作了输出范围为38-76MHz的小数分频频率综合器，该频率源采用误差反馈型 MASH1-2-1结构的调制器，其频率步进为100Hz，输出功率为1.8dBm，带内带外杂散优于-70dBc。当VCO输出频率为50.001MHz时，相位噪声在测试频偏处的指标为：-96dBc/Hz@1kHz，-110 dBc/Hz@10kHz，-114dBc/Hz@100kHz，-117 dBc/Hz@1MHz。

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第一章 绪论

1.1 小数分频频率综合器研究背景及意义

1.2 基于Delta-Sigma调制的频率合成技术研究现状

1.3 本论文的研究内容

第二章 锁相式小数分频频率综合器

2.1 锁相式小数分频器基本原理

2.2 小数分频器实现方法

2.3 小数分频中杂散产生的机理分析

2.4 小数分频中杂散的抑制方法

2.5 本章小结

第三章 Delta-Sigma调制器设计

3.1 Delta-Sigma调制器原理

3.2 多级DSM结构（MASH）

3.3 MASH结构存在的问题及其改进方法

3.4 本章小结

第四章 Delta-Sigma频率综合器噪声性能仿真

4.1 快速仿真原理

4.2 VCO加性噪声模型

4.3 环路滤波器设计

4.4 噪声仿真结果

4.5 本章小结

第五章 小数频率合成器电路设计

5.1 误差反馈型MASH 1-2-1的FPGA实现

5.2 参考信号和VCO信号的隔离

5.3 混合电路设计要点

5.4 硬件电路测试

5.4 本章小结

第六章 总结及展望

6.1 论文总结

6.2 下一步工作

致谢

参考文献

攻硕期间取得的研究成果