数字三维示波器中DDR3存储模块的硬件设计与实现

摘要

随着信号的频率和复杂性逐渐增加，更大的存储深度以及更高的数据存取和处理速率是当代示波器提高对异常信号捕获能力的重要手段。作为示波器的主要存储模块，DDR3 SDRAM设计的好坏直接影响到前端的数据采集模块（ADC）和后端的波形处理模块的工作效率。本课题以数字三维示波器为硬件设计平台，通过DDR3存储模块的硬件设计，实现了深存储下的分段录制与三维映射功能。
　　本课题采用FPGA+DDR3的经典存储架构，利用DDR3的大容量与高存取速率，使得数字三维示波器在深存储模式下依然具有高速的数据处理与响应能力。论文的主要研究内容包括DDR3及其外围电路的设计、电源分配网络的设计、信号和电源完整性的设计、深存储功能的设计与实现等。
　　在DDR3模块的硬件设计中，通过MIG核简化设计流程，采用4:1的数据传输模式，使得DDR3存储模块的读写速度最高可达6.4GB/s，提高了数据的存取效率。
　　在硬件系统设计方面，通过去耦、隔离、阻抗匹配等各种手段，降低系统噪声，提高信号和电源完整性，并达到了国家电磁兼容性要求中的电磁辐射标准（GB4824，频率：30～1000MHz）。
　　在 DDR3的深存储功能设计方面，改进了以往单一的录制和映射模块，通过分段录制和多幅波形集中映射的方式，不仅减小了死区时间，还大大提高了数字三维示波器对异常信号的捕获能力。
　　除此之外，本课题还重点探究了DDR3存储模块设计中的重难点（高速硬件设计、深存储中的关键技术等），最终完成了数字三维示波器中DDR3存储模块的硬件设计，实现了深存储下的分段录制、回放和三维映射等功能，以及最大可变存储深度达到280Mpts，波形捕获率超过200,000wfms/s。

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第一章 绪论

1.1 课题来源及研究背景

1.2 国内外研究现状

1.3 课题研究意义

1.4 论文研究目标与任务

第二章 数字三维示波器存储模块架构设计

2.1 数字三维示波器的基本原理与架构

2.2 深存储架构

2.3 关键芯片的选型

2.4 本章小结

第三章 DDR3的工作原理与接口设计

3.1 DDR3的结构与原理

3.2 DDR3存储控制模块设计

3.3 DDR3接口配置与外围电路

3.4 本章小结

第四章 存储模块的硬件设计与实现

4.1 存储模块电源设计

4.2 存储模块上电时序控制

4.3 信号完整性实现

4.4 电源完整性设计与实现

4.5 EMC设计

4.6 本章小结

第五章 DDR3模块在三维示波器中的应用

5.1 深存储设计

5.2 分段录制的实现方法

5.3 深存储下的三维映射设计

5.4 本章小结

第六章 系统调试与验证

6.1 硬件系统调试

6.2 电源调试

6.3 EMC测试

6.4 DDR3存储模块的功能验证

第七章 总结与展望

7.1 总结

7.2 展望

致谢

参考文献

攻硕期间取得的研究成果