基于海明排序进行无关位填充的低功耗内建自测试研究

摘要

随着科学的进步，深亚微米的出现，大量的功能模块被集成，芯片功能越做越强大，数字电路的集成度变得越来越高，整个电路的复杂度也变得越来越大，这对电路测试造成了极大的困难。一般情况下，在对集成电路进行测试的过程中，测试功耗远远高于电路工作功耗，而过高的功耗会造成芯片过热，严重的时候会对芯片造成损害，并且这种损害往往是不可逆的。因此，如何有效降低过高的测试功耗已经成为集成电路测试的研究热点。
　　本研究在按时钟测试的内建自测试中，对测试集进行优化，将测试集进行了两次排序。第一次进行无关位排序，将无关位含量多的测试向量放到前面；第二次对测试向量进行海明距离求解，按照海明距离由小到大排序。为了优化测试集，达到测试向量之间相关性增加的目的，对排序后的测试集进行合理的无关位填充，提出了一种无关位填充方案，依照无关位两边确定位长度来进行无关位填充。最后通过对ISCAS’85国际标准电路实验证明，本文所提方案能在保证获得较高故障覆盖率的前提条件下，有效的降低了电路的测试总功耗、平均功耗以及峰值功耗。本方案实现简单，测试功耗优化良好，具有一定的实用性，对推动内建自测试技术的发展具有一定意义。

目录

声明

第一章 引 言

§1.1 研究背景与意义

§1.2 内建自测试结构及测试生成方法

§1.3 低功耗BIST的研究意义

§1.4 国内外研究现状

§1.5 论文的组织结构

第二章 低功耗BIST设计技术

§2.1 BIST的基本构架与测试方法

§2.2 测试功耗的来源及其相关定义

§2.3 低功耗BIST设计方法

§2.4 现有低功耗设计的不足

§2.5 本章小结

第三章 测试集中的无关位

§3.1 MinTest测试集

§3.2 无关位

§3.3 本章小结

第四章 基于海明距离排序的无关位填充低功耗BIST技术

§4.1 测试功耗建模

§4.2 基于海明排序的测试向量优化

§4.3 无关位的填充

§4.4 本章小结

第五章 验证与分析

§5.1 部分方案程序流程图

§5.2 实验结果与分析

§5.3 本章小结

第六章 总结与展望

§6.1 总结

§6.2 展望

参考文献

致谢

作者在攻读硕士期间主要研究成果

附录A 测试向量排序

附录B 无关位的填充

附录C 功耗的计算