一种过采样20-bit SAR ADC的研究与设计

摘要

随着传感技术及数字处理技术的飞速发展，模数转换器（ADC）逐渐成为现今的应用电子设备以及通信设备的核心模块,低功耗,高精度的模数转换器也成为研究模数转换器的主要发展趋势。Successive Approximation Register，SAR（逐次逼近寄存型）ADC因具有功耗低，面积小等优势，是实现低速传感器模块中的首要选择。然而由于结构的限制，单级SAR ADC很难满足高分辨率的需求，因此需要集成多级SAR ADC以提高整体ADC的分辨率。然而随着ADC分辨位数的增加，ADC内部电容的大小呈现指数增加，电容阵列中的单位电容的受KT/C噪声的限制，因此内部电容阵列将占据了很大的面积并且导致电容的失配。电容的失配也会导致SAR ADC的无法达到较高的精度。此外，SAR ADC要完成转换，必须经过指定的时钟周期，才能输出有效的数据。因此该运行方式明显的制约了SAR ADC的速度。 为了解决上述问题，本文提出一种采用流水线运行方式的两级SAR ADC，来缩短多级SAR ADC的转换时间。此外本文还采用了C-2C的电容结构，以解决分辨率提高后带来的电容不匹配的问题并且节省了芯片的面积。最后为了进一步提高ADC的分辨率，本文还采用了过采样的方法，在数字电路的基础上有效的提高SAR ADC的分辨率。本文设计的SAR ADC的供电电压为5V，采样信号频率为38kHz ，输入正弦信号频率为1kHz。仿真结果表明该ADC系统的总功耗约为15mW，积分非线性（INL）小于0.5 LSB，有效位数至少为19位。

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MASTER THESIS

第一章 绪 论

1.1 ADC的应用及发展历史

1.2 ADC的种类及优缺点比较

1.3 本文的研究内容及意义

1.4 论文的基本架构

第二章 ADC基础理论介绍

2.1 ADC的几个主要特性

2.2 ADC系统工作原理

2.3 流水线式（Pipeline）ADC系统结构

采用流水线式（Pipeline）的ADC是分段式（Sub-Range）ADC思路的一种实现方式。Pi

2.3 过采样方法基本原理

2.3.1 量化噪声模型

图2-6 ADC的量化一般过程

图(a)表示理想的3 bit ADC的量化过程，输出的满量程为YFS，信号输入区间为【-XFS/2，

经过计算得到：

如果该随机过程的概率密度函数是均匀分布的，那么它的功率谱密度函数也是均匀分布的。由图2-7(b)得：

由式2-7，2-8得到

2.3.2 过采样技术

由采样定律可得，奈奎斯特频率结构ADC的采样频率为输入的模拟信号最大带宽的两倍。但是在ADC采用过采

2.4 本章小结

第三章系统方案设计

3.1 系统方案简介

为解决传统SAR ADC在速度上由于串行结构所受到的速度的限制，本文设计的16 bit SAR AD

图3-1 Pipeline SAR ADC系统结构

如图3-1所示，Pipeline SAR ADC系统结构包含2个SAR ADC模块，寄存器模块和放大

在Stage1中，高8位DAC输出的量化电压Vstage1的表达式为:

（3-1

（3

（

（3-

因此将式3-2，3-3，3-4联立得到Vin的量化表达式：

其中D1?=?[d15, d14, ..., d8] ，D2?=?[d7, d6, ..., d0]

3.3 SAR ADC模块介绍

CIC滤波器是FIR滤波器的一种，由一对或者多对的积分-梳状滤波器组成[31]。如下是CIC的传输函

其中K表示过采样率，L表示CIC滤波器的阶数。

如果是多级级联的CIC滤波器，则其频幅特征如下:

由式子3-26可得其主瓣幅度与第一旁瓣幅度的比值为：

从式3-27可得，若是多级级联的CIC滤波器，其阻带衰减的幅度与滤波器的级联个数L成正比，每增加一级

其中L为CIC滤波器的阶数，K为CIC滤波器内的积分器和微分器采样频率之比，R为微分器的阶数。

图3-8 含有抽取滤波器的CIC系统结构

图3-9 不含抽取滤波器的CIC系统结构

第四章 模拟电路模块的实现

4.1比较器模块

对于SAR ADC来说，最重要的模块就是比较器，因为比较器的传输延时和失调电压都直接影响系统的精度。

4.1.1比较器的结构

图4-1 比较器电路图

4.1.2比较器的仿真

4.2放大电路模块

本文设计的放大电路模块，由两级放大电路组成，先通过单端运放电路放大电压8倍，再通过全差分放大电路放大

4.2.1放大电路模块结构

4.2.2放大电路模块参数设定

4.2.2.1全差分运放直流增益和运放直流增益

运算放大器的直流增益会直接影响到ADC的转换精度，如果要保证系统精度要求。电压经过放大256倍之后的

低8位系统中LSB的值约为9.765mV，则0.25?LSB约为2.4mV。全差分放大系统的最大输入

4.2.2.2全差分运放的带宽和运放带宽

4.2.3运放电路结构

4.2.3.1运放电路

图4-5 运算放大电路结构图

其中λ为MOS管子的长度调制参数，I为运放的偏置电流。本次设计的偏置电流为20uA。

4.2.3.2全差分运放电路

图4-6 全差分运放电路结构图

本文选择的全差分运放为两级结构， 电路如图4-6所示 ，管子M1到M10构成第一级放大电路。第一级放

为了引入左半平面的零点，加入调零电阻R3，R4和电容C3，C4构成补偿电路，用来减小高频极点的影响。

4.2.4运放电路仿真

4.2.4.1运放的性能仿真

如图4-7所示是运算放大器的增益相位曲线仿真结果，由图可得用于第一级放大的运算放大器的直流增益为11

图4-7 运算放大器增益相位曲线仿真图

4.2.4.2全差分运放的性能仿真

全差分运算放大器的增益相位曲线仿真结果如图4-8所示，在外接负载电容下，可以得到运放的整流增益为91

图4-8 全差分运算放大器的增益相位曲线仿真图

图4-9 全差分运算放大器的输入参考噪声仿真图

运算放大器的输出建立时间主要受摆率和运放小信号指数影响.当输入信号幅度较大时，输出建立时间主要由运放

图4-10 全差分运算放大器的摆率和建立时间仿真图

如下表4-1中，总结得到两个运放的主要参数指标。可以得到运放的指标均满足系统要求。

4.3基准电流源

4.3.1基准电流源仿真结果

衡量基准电流源在工作温度范围下的输出稳定程度是基准电流源的一个重要指标。温漂系数不仅是衡量随温度变化

4.4 本章小结

第五章 数字控制系统的实现

5.1 高8位SAR ADC控制电路的设计

5.2 低8位SAR ADC控制电路的设计

5.3 基本模块电路的实现

5.3.1数字寄存器模块的结构

本文设计的Pipeline SAR ADC需要将高8位的数字输出和低8位的数字输出需要储存在寄存器中

图5-12 寄存器结构图

图5-13 寄存器仿真图

5.3.2 移位寄存器模块

5.3.3 下降沿D触发器模块

5.3.4 RS触发器模块

5.3.5 D锁存器模块

图 5-20 D锁存器结构结果

图 5-21 D锁存器仿真结果

5.3.6 寄存器模块

5.3.7 CMOS与非门模块

5.3.8 CMOS三或门模块

5.4 CIC结构与仿真

本文设计的CIC滤波器结构图5-28如下,其中K表示过采样率。输入信号先通过4阶积分运算器，后再通过

在Matlab下对设计的4阶CIC模型建模，然后仿真该模型。图5-29和图5-30是相应仿真结果的截

图5-28 4阶CIC滤波器结构图

图5-29 归一化频率下4阶CIC幅频响应仿真图

图5-30 4阶CIC幅频特性仿真图

图5-31 4阶CIC滤波器功能仿真图

为了验证CIC滤波器的功能，本文在Modelsim中对该设计的CIC滤波器进行功能仿真。首先在Mod

5.5 本章小结

第六章 系统性能的仿真结果

6.1 高8位SAR ADC的仿真结果

6.2 放大电路及低8位ADC的仿真结果

6.3 模拟电路16位ADC的仿真结果

6.4 20位SAR ADC的仿真结果

6.5 本章小结

第七章 总结及展望

7.1 工作总结

7.2 未来工作展望

致 谢

参考文献