基于先进工艺的全集成LDO关键技术研究

摘要

低功耗片上系统（SoC）需要使用具有快速负载瞬态性能的超低功耗全集成稳压器。在这样的系统中，工作在亚阈值电源电压下的数字单元对电源的变化更加敏感。与模拟LDO稳压器相比，数字低压降稳压器（DLDO）更适用于工作在低电源电压下。但是，传统的DLDO需要在速度和功耗之间折中，而且需要大输出电容（消耗芯片面积）在负载瞬态变化时提供输出电流。当为了提高电路瞬态响应速度而提高时钟频率时，电流效率和环路稳定性都会降低[1]。文章[2]中使用了一个模拟辅助（AA）环路，模拟辅助环路作为高通路径并联在慢速的数字环路上以实现快速瞬态响应。然而，电路仍然需要一个大的耦合电容（100pF），这会使设计在功耗、芯片面积和速度之间折中。作为源极跟随器的NMOS功率级有时用于镜像LDO和多级LDO中，因为它对负载瞬态变化有固有的响应;当VOUT下降时， NMOS源极跟随器结构会提供更多的输出电流来抑制Vout的变化。为了改进功耗、芯片面积和速度之间的折中，本文提出了一种使用NMOS功率开关的DLDO，并采用基于与非门的高通模拟环路（NAP）来辅助慢速的低功耗数字控制环路。采用了这两种技术的 DLDO，相对于其他的文章中的设计，FoM 降低了约两个数量级。 超低功耗的参考电压产生系统（RVG）采用通用的40 nm CMOS工艺实现。该系统包括一个温度系数仅为12.9 ppm/℃的带隙基准电压源和一个低压差线性稳压器。电路受益于所使用的不连续工作方式，电路的整体功耗仅为60nW。低压差线性稳压器采用翻转电压跟随器（FVF）的结构来实现高的直流增益和稳定性。