基于分裂结构的流水线ADC的数字校正技术研究与设计

摘要

面对信息技术和集成电路技术的高速发展，当今业界和消费市场对模数转换器（Analog to Digtal Converter，ADC）的精度、速度和功耗等方面的要求也渐为苛刻。作为实现高速高精度模数转换器设计的重要结构，流水线ADC的设计面临着诸多挑战，其中重要的一环便是对误差校正算法的设计。在基于传统结构流水线ADC的校正算法发展日益成熟的今天，利用新的流水线ADC的结构特点，开展校正算法的研究，以期设计出复杂度低、收敛更快和功耗更低的校正算法，正在逐步成为研究和关注的热点。 本文从对流水线ADC基本结构和性能参数的介绍入手，分析了电容失配和级间放大器有限增益误差对流水线ADC性能造成的影响，并对冗余位校正算法的基本思想和实现方式给出了简要分析。在完成了典型算法中对电容失配和运放有限增益误差校正思路的分析和比对后，本文确定了基于分裂结构来构建流水线ADC，并对该结构ADC中存在的误差模型和误差估计函数给出了详细的推导计算过程。利用这些分析结果，本文完成了基于斜率误差检测和赋权滑动平均的校正算法设计，该算法借助分裂结构ADC中特有的互为参考的两个子通道ADC，对判决电平处存在的误差量进行确定性的检测，在实现较快的收敛速度的同时具有较低的算法复杂度。 根据所设计的校正算法原理，本文利用MATLAB行为级建模方法构建了12位125MHz的分裂结构流水线ADC及其校正算法的行为级模型，并对算法进行仿真。在对流水线ADC中全部四级都进行校正的情况下，完成校正只需8998个时钟周期，证明该校正算法具备快速收敛的特性。本文采用Verilog HDL完成了数字校正电路的RTL级设计和调试，并基于40nm CMOS工艺实现了完整的数字后端流程，最终得到了后端门级网表。通过采用MATLAB模型和后端网表混合仿真的方式，完成了本文中校正算法的验证，其结果表明，经过校正处理后，SFDR由47.10dB提升至74.49dB，ENOB由6.70位提升至10.94位。

目录

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第一章 绪论

1.1 研究背景与意义

1.2 流水线ADC数字校正算法的研究现状与趋势

1.3 本文的主要创新点

1.4 本文的主要工作及结构安排

第二章 流水线ADC基本理论

2.1.1 流水线ADC基本工作原理

2.1.2 流水线ADC主要性能参数

2.2.1 前端采样及保持电路

2.2.2 子ADC电路

2.2.3 MDAC电路

2.3 流水线ADC主要误差来源及分析

2.3.1 比较器失调误差

2.3.2 运放的有限增益误差

2.3.3 电容失配误差

2.4 冗余位校正技术

2.5 本章小结

第三章 典型流水线ADC误差数字校正算法分析

3.1基于OFFLINE技术的数字校正算法

3.2 基于统计规律的数字校正算法

3.3 基于相关性的数字校正算法

3.4 基于最小均方误差算法的数字校正

3.5 数字校正算法对比与分析

3.6 本章小结

第四章 基于分裂式结构的流水线ADC数字校正算法设计

4.1.1 分裂结构流水线ADC结构与原理

4.1.2 分裂结构流水线ADC的MDAC结构及误差模型

4.2.1 误差估计函数

4.2.2 基于斜率误差检测和赋权滑动平均的数字校正算法设计

4.3 校正算法工作流程设计

4.4 本章小结

第五章 算法实现与验证

5.1 MATLAB建模

5.1.1 MATLAB行为级建模

5.1.2 算法仿真与结果分析

5.2.1 数字校正电路架构

5.2.2 核心单元模块

5.3 后端实现

5.4 系统验证

5.5 本章小结

第六章 总结与展望

6.1 工作总结

6.2 对未来的展望

致谢

参考文献

攻读硕士学位期间取得的成果