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严青;
上海交通大学;
通道并行; 图像编码; 编码算法;
机译:JPEG2000系统实现中的带有优化截断(EBCOT)子块的嵌入式块编码的高速和低功耗IP
机译:JPEG 2000的并行EBCOT算法的高效硬件实现
机译:JPEG2000中用于EBCOT的基于GPU的样本并行上下文建模
机译:JPEG2000标准中的EBCOT Tier-1的硬件加速器IP
机译:深度神经网络系统中的结构化表示:从算法到硬件实现
机译:在单个机器学习中实现的硬件马尔可夫链算法
机译:JPEG2000标准中用于EBCOT Tier-1编码的硬件加速器IP
机译:使用VHsIC(超高速集成电路)硬件描述语言的WFTa(Winograd傅立叶变换算法)16 pFa(素数因子算法)处理器的建模和仿真。第1卷
机译:硬件中JPEG2000压缩算法的实现
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