一种低相位噪声频率合成器的设计

摘要

锁相环是无线接收机中一个重要的组成部分，但是锁相环的输出时钟周期会因为噪声的影响而改变。这在时域上表现为时钟抖动，在频域上表现为相位噪声。本文设计了在以设计一种低相位噪声的频率合成器的前提下，对整个PLL的模块进行了新的组合设计。 通过分析整个相位噪声在系统中的传输特性，优化设计了整个频率合成器的特征参数，达到降低相噪的目的。 具体到实际的电路中，同过对VCO相噪机制的分析，设计了一种交叉耦合性LC-VCO结构，并且在其中引入了电容阵列结构，有效的降低了压控增益，从而降低了VCO的相位噪声，并且对整个系统相位噪声的减少有重要的影响。另外，通过引入电容阵列，也增大了VCO的调谐范围，使VCO大的工作范围更大了。 在电荷泵的中，充分考虑的各种电荷泵的优缺点，对电荷泵中的非理想效应，电荷泄漏，电荷失配进行了详细的分析，最会设计了一种电流陀结构的电荷泵。 在分频器和鉴频鉴相器的选择设计上，分别选用了多模分频器和无死区结构的鉴频鉴相器，大大降低了系统的复杂性和系统的噪声。