基于FPGA的SoC测试验证系统设计

摘要

伴随着集成电路的发展，集成电路的设计也面临着越来越多的挑战。SoC（System on Chip）已经变成整个集成电路行业设计的趋势，SoC的集成度和性能都在不断提高，其设计周期也越来越长[1]。然而怎样缩短SoC的设计、验证和测试的周期，加快新产品面市的时间变成了一个重要的话题。另一方面，随着集成电路设计的复杂度提高，芯片的验证和测试也变得越来越困难。结果，芯片研发阶段的验证和测试的成本占了芯片整个研发成本的50%～70%[2]，提高验证和测试的效率成了减少研发成本的可靠手段。
　　本文主要介绍一种基于FPGA的SoC验证测试系统，此系统主要被用于SoC芯片的功能和性能的验证性测试。此系统能覆盖SoC的性能验证，定位Bug和Debug所需的所有测试方法。SoC的接口非常复杂，接口类型灵活多变，芯片里面不同的IP在测试模式下可能需要不同的接口控制，FPGA是一种可以灵活设计数字接口电路的现场可编程逻辑阵列器件，可以设计与SoC相对应的接口实现对SoC的控制。系统的上位机软件可以实现良好的人机交互，并分析和存储测试结果。
　　此系统包括硬件、软件以及SoC中各个IP的控制和测试方法。系统能对SoC所有的数字寄存器和片内SRAM进行扫描，验证芯片的所有寄存器是否都能被访问；通过与芯片对应的接口（如 SPI，ADI，Function DMA，JTAG）对芯片指定IP进入测试模式，在测试模式下系统通过控制实验设备对芯片施加激励或采集信号，从而完成对芯片功能和性能的验证；系统可以通过JTAG口对芯片进行BIST测试和边界扫描测试；系统可以在 PC与FPGA之间，PC与芯片之间，FPGA与芯片之间进行稳定的大数据量交互；系统可以实现测试数据的自动采集、存储、分析并上传到数据库；系统所能验证的包括 USB2.0，USB3.0，MIPI，ADC，DAC，PMU单元（DC-DC，LDO，Charger等），片内SRAM，以及Aduio等IP；系统以FPGA为核心解决了硬件系统不可重用的问题，只需要改变FPGA的设计电路就可以针对不同的芯片进行验证性测试；采用上位机 PC与下位机 FPGA协同控制比一般测试系统的控制更加灵活，数据传输更加稳定；在系统中采用FIFO和片外SRAM协同工作解决了大数据量传输的稳定性问题。由于文章篇幅原因，本文着重介绍FPGA对SoC控制的接口设计和上位机软件与FPGA通讯的设计。

目录

第一章 绪论

1.1集成电路发展概况与面临的挑战

1.2 集成电路验证测试的意义

1.3课题提出的背景及意义

1.4论文的主要内容及章节安排

第二章 芯片测试验证技术

2.1被测芯片简介

2.2 芯片封装及I/O分析

2.3 芯片的DFT设计

2.4 设计需求分析

2.5 本章小结

第三章 系统方案及硬件设计

3.1 系统总体方案设计

3.2系统硬件器件选型分析

3.3 FPGA设计逻辑架构

3.4 FPGA 时钟设计

3.5 本章小结

第四章 FPGA设计

4.1 FPGA设计软件介绍

4.2 USB通讯模块设计

4.3 Function DMA模块设计

4.4 JTAG TAP Controller设计

4.5 SPI通讯的Master设计

4.6 ADI Master设计

4.7 SRAM存储模块设计

4.8 FPGA设计调试

4.9 本章小结

第五章 系统上位机软件设计

5.1 系统软件总体方案设计

5.2 USB通讯实现设计

5.3 芯片自动化验证设计

5.4 本章小结

第六章 总结与展望

6.1 主要工作与创新点

6.2 后续工作

参考文献

致谢

攻读硕士学位期间已发表或录用的论文

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