基于DSP+FPGA的H.264/AVC实时编码器的研究与实现

摘要

H.264/AVC是ITU-T和ISO联合推出的新标准，采用了近几年视频编码方面的先进技术，以较高编码效率和网络友好性成为新一代国际视频编码标准。 本文以实现D1格式的H.264/AVC实时编码器为目标，作者负责系统架构设计，软硬件划分以及部分模块的硬件算法设计与实现。通过对H.264/AVC编码器中主要模块的算法复杂度的评估，算法特点的分析，同时考虑到编码器系统的可伸缩性，可扩展性，本文采用了DSP+FPGA的系统架构。DSP充当核心处理器，而FPGA作为协处理器，针对编码器中最复杂耗时的模块一运动估计模块，设计相应的硬件加速引擎，以提供编码器所需要的实时性能。 H.264/AVC仍基于以前视频编码标准的运动补偿混合编码方案，其中一个主要的不同在于帧间预测采用了可变块尺寸的运动估计，同时运动向量精度提高到1/4像素。更小和更多形状的块分割模式的采用，以及更加精确的亚像素位置的预测，可以改善运动补偿精度，提高图像质量和编码效率，但同时也大大增加了编码器的复杂度，因此需要设计专门的硬件加速引擎。 本文给出了1/4像素精度的运动估计基于FPGA的硬件算法设计与实现，包括整像素搜索，像素插值，亚像素(1/2，1/4)搜索以及多模式选择(支持全部七种块分割模式)。设计中，将多处理器技术和流水线技术相结合，提供高性能的并行计算能力，同时，采用合理的存储器组织结构以提供高数据吞吐量，满足运算的带宽要求，并使编码器具有较好的可伸缩性。最后，在Modelsim环境下建立测试平台，完成了对整个设计的RTL级的仿真验证，并针对Altera公司的FPGA芯片stratixⅡ系列的EP2S60-4器件进行优化，从而使工作频率最终达到134MHz，分析数据表明该模块能够满足编码器的实时性要求。

目录

文摘

英文文摘

声明

第一章绪论

1.1.研究背景

1.2.课题的目的及意义

1.3.国内外研究现状

1.4.本文的内容安排

第二章H.264/AVC视频编码标准概述

2.1.H.264/AVC编码标准的特点

2.2.编码器结构

2.3.编码流程

2.4.主要编码技术

2.4.1帧间预测

2.4.2帧内预测

2.4.3变换和量化

2.4.4环路去块滤波器

2.4.5熵编码

2.5本章小结

第三章H.264/AVC实时编码器的系统架构

3.1.概述

3.2.H.264/AVC编码器算法复杂度分析

3.2.1时间复杂度

3.2.2存储复杂度

3.3.运动估计算法特点分析

3.4.实时编码器的系统架构

3.5.通信控制及数据I/O协议

3.6.带宽及时序需求分析

3.6.1带宽需求分析

3.6.2时序需求分析

3.7.本章小结

第四章VBSME的硬件算法设计及实现

4.1.针对硬件实现的算法改进

4.1.1模式判决

4.1.2匹配准则

4.1.3运动预测向量MVP

4.1.4搜索中心位置

4.2.整像素运动估计模块

4.2.1 硬件结构设计

4.2.2缓存设计

4.2.3 时序分析

4.3.亚像素运动估计模块

4.3.1.硬件结构设计

4.3.2. 缓存设计

4.3.3.时序分析

4.4.仿真与验证的平台结构

4.5.性能测试

4.5.1 C model性能指标

4.5.2硬件模块的性能指标

4.6.本章小结

第五章总结与展望

5.1.工作总结

5.2.对下一步工作的建议和展望

参考文献

作者在攻读硕士学位期间公开发表的论文

致 谢