系统芯片（SOC）测试结构与内建自测试技术研究

摘要

本文对SOC的测试结构和基于内建自测试的系统芯片级测试方法进行了探讨。提出了一种改进的安全控制测试环单元的设计，相比于其它的测试环单元，该测试环具有快速，安全的特点，不影响电路的故障覆盖率，同时可减少测试时的功耗。论文提出内建自测试IP核的概念，并且完成了一种内建自测试IP核的架构设计与模块设计。在内建自测试IP核的架构设计中主要包括以下几种机制：变长可重复播种机制，IP核级随机测试图形共享机制，TAM测试访问机制，芯片级测试资源调度与控制机制，可复用BISTIP核本身的测试机制。其中变长可重复播种机制和IP核级随机测试图形共享机制可以用来减少SOC的测试时间。而测试访问机制则以我们提出的改进的安全控制测试环单元为基础，采用了一种基于三态总线的测试结构。BISTIP核中的芯片级测试资源调度与控制机制则可以通过外部的测试指令完成对SOC中各IP核或用户定义逻辑(UDL)的测试行为进行调度和控制。同时考虑到在生产制造过程中BISTIP核模块本身也可能存在故障，因此首先使用扫描测试的方法对BISTIP核进行测试，在确认BISTIP核无故障的前提下再启动BISTIP核对整个SOC进行测试。在架构设计的基础上，采用参数化的设计方法完成了BISTIP核的模块设计。在一种典型配置下，使用SMIC0.18um工艺库对其进行综合，整个BISTIP核约为12000门。论文最后对变长可重复播种和IP核级随机测试图形共享这两种机制的基本原理和具体应用方法进行了细致的讨论，并利用ISCAS'85和ISCAS'89等标准测试电路进行实验仿真。实验结果表明这两种方法均能有效地降低测试时间，其比例分别达到28.6％和33.79％。

目录

文摘

英文文摘

第一章引言

1.1系统芯片SOC的测试挑战

1.2系统芯片SOC的可测性设计

1.3内建自测试技术的应用价值

1.4论文组织

第二章集成电路的测试与可测性设计基本概念

2.1集成电路测试的基本概念

2.1.1测试与验证

2.1.2测试的分类

2.1.3故障模型与测试生成算法

2.2集成电路可测性设计概述

2.2.1 Ad-Hoc可测性设计技术

2.2.2边界扫描测试

2.2.3扫描可测性设计

2.2.4内建自测试

2.3集成电路的测试相关标准与国际技术联盟

第三章SOC的内建自测试技术

3.1可测性设计规则

3.1.1内部Reset信号的处理

3.1.2双向端口的处理

3.1.3锁存器的处理

3.1.4组合反馈环的处理

3.1.5时钟信号的处理

3.1.6内部三态总线的处理

3.1.7存储器影子逻辑的处理

3.1.8混合边沿触发寄存器的处理

3.2逻辑电路的内建自测试

3.2.1逻辑电路BIST的基本原理

3.2.2测试码生成

3.2.3测试响应分析

3.2.4逻辑电路BIST技术进展与挑战

3.3嵌入式储存器的内建自测试

3.3.1储存器的故障模型及其测试算法

3.3.2存储器内建自测试常用方法

3.3.3存储器BIST原理及结构

3.4模拟/混合信号电路内建自测试

3.4.1模拟电路的参数测试

3.4.2模拟电路的内建自测试研究进展

3.5 IEEE P1500嵌入式内核测试标准

3.5.1内核测试语言

3.5.2内核测试环结构

第四章可复用的内建自测试IP核设计

4.1可复用BIST IP核概念的提出

4.2改进的安全控制测试环的设计

4.2.1 IEEE P1500测试环单元

4.2.2一种改进的测试环单元

4.2.3改进的安全控制测试环的设计

4.2.4各测试环的比较

4.3可复用BIST IP核的架构设计

4.3.1变长可重复播种机制

4.3.2 IP核级随机测试向量共享机制

4.3.3测试访问机制(TAM)

4.3.4芯片级测试资源调度与控制机制

4.3.5可复用BIST IP核本身的测试机制

4.4 SOC BIST IP核的模块设计

4.4.1 BISTIP核测试数据生成模块

4.4.2自测试测试响应分析模块设计

4.4.3总线匹配串并和并串模块

4.4.4变长计数器模块

4.4.5分组扫描控制模块

4.4.6测试环控制模块

4.4.7测试状态寄存器模块

4.5 BIST IP核的验证和综合

4.5.1一种典型配置下BIST IP核的综合

4.5.2各模块的验证

4.6小结

第五章内建自测试IP核的算子优化和实验结果

5.1变长可重复播种机制的效率分析

5.2 IP核级随机测试向量共享机制的实验结果

5.3小结

第六章总结与展望

6.1工作总结

6.2今后工作展望

参考文献

致谢

论文独创性声明及论文使用授权声明