基于泰勒级数近似的LDPC译码算法研究及FPGA实现

摘要

低密度奇偶校验码(Low Density Parity Check Code，LDPC)是误码性能逼近香农极限的线性分组码，它能够通过完全的并行译码结构来降低译码延时，一直以来引起极大的关注。近年来得益于LDPC码的编码算法和译码算法的不断改进与完善，该码被广泛应用于在深空、水下、移动通信等领域。
　　LDPC码所采用的经典译码算法是建立在无四环的Tanner图上置信传播(Belief Propagation，BP)译码算法。BP译码算法在译码过程中使用大量的加法、乘法运算，其中的乘法运算会大大增加译码的计算量，这在一定程度上增加了硬件实现的难度。所以，本文致力于将研究的重点放在简化LDPC码的译码算法上，以利于其FPGA实现，这为LDPC码的硬件实现提供了更为广阔的应用空间。
　　在本篇论文的构思中，主要对以下几个方面作了深入研究：
　　1.介绍了LDPC码的概念及原理，对通常使用的LDPC编码算法、译码算法进行理论说明与实验仿真，着重分析小环对LDPC码性能所产生的影响。
　　2.本文在目前广泛使用的Log-SPA译码算法的基础上提出采用一种基于泰勒级数分段线性近似的方法来对该算法做进一步的简化处理，该算法是将Log-SPA译码算法中复杂度比较高的雅克比修正项采用泰勒级数进行分段线性近似，在译码复杂度一定的前提下，提高了译码精度。为了有效的降低译码复杂度，在进行分段线性近似时，对于分段的段数也进行了探讨。同时，将简化后的译码算法与目前广泛使用的译码算法在译码性能上进行了分析。
　　3.在FPGA平台上对已简化的Log-SPA译码算法进行译码器设计，译码器的结构是部分并行结构。使用verilog语言对各个模块的编写，深入研究译码过程中的校验节点处理、变量节点处理及译码结果，最后使用QuartusII14.1和Modelsim-Altera10.3仿真工具进行综合验证，通过仿真结果及计算出的资源消耗对译码器做了一个整体的分析。
　　4.总结此次研究成果，指出论文研究工作中的不足之处，简要阐述未来的研究方向。

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1 绪论

1.1课题研究背景

1.2数字通信系统

1.3信道模型

1.4 香农信道编码理论

1.5 LDPC码的发展及研究现状

1.6论文的结构安排

2 LDPC码的基本理论知识

2.1线性分组码

2.2 LDPC码的表示方式

2.3 LDPC码校验矩阵的构造

2.4 LDPC码的编码

2.5 多元LDPC码

2.6本章小结

3 LDPC码的译码及其改进算法

3.1 LDPC码概率域BP译码算法

3.2 LDPC码的Log-SPA译码算法

3.3 LDPC码的最小和(Min-Sum)算法及改进最小和算法

3.4 一种改进的Log-SPA译码算法

3.5 参数及算法的选择对LDPC码译码性能的影响

3.6本章小结

4 LDPC码简化译码算法的FPGA设计

4.1 FPGA基本知识简介

4.2 基于FPGA的译码器设计

4.3 LDPC译码器的三种结构

4.4 LDPC码的译码器设计

4.5本章小结

5 总结展望

致谢

参考文献

附录 攻读学位期间发表的论文目录