应用于无线通讯领域的频率综合器的研究与设计

摘要

由于音频和数据通讯在无线媒体领域的高速增长和巨大的影响力，这就需要高性能的个人通讯领域的无线收发机系统，同时还要兼备高集成度和低功耗的特点。因此频率综合器就成为了整个收发机系统的关键电路实现部分。现在实现频率综合器，工作频率很高，所以降频处理电路是研究的重点，与此同时，相位噪声和锁定时间也是影响其性能的两个重要因素。 本文首先介绍了频率综合器的理论基础—PLL的分析和建模，而后介绍了频率综合器的几种实现结构。紧接着就是本文的核心部分，基于PLL的频率综合器的电路设计，用BiCMOS工艺流片实现了整数型频率综合器和小数型综合器各一。 基于TSMC 0.35umBiCMOS工艺实现了一个2.4GHZ的整数型的频率综合器。这块电路主要突破了高频下Prescaler设计的瓶颈。同时还实现了一个零死区的鉴频鉴相器，高性能的双模电荷泵，使得整块电路能芯片够在相位噪声上有优异的表现，在2.4GHz时测得．1】5dBc/Hz@10kHz。整体功耗为16 mW，芯片面积为1.2ramx1.3mm。 基于Jazz 0.35umBiCMOS工艺实现了一个1.67GHZ的小数型的频率综合器。这块电路采用了新型的24bit∑一△调制器来控制Prescaler，同时还集成了部分VCO的电路，改进了Prescaler电路，可以使综合器的环路的锁定转换时间有很好的表现力。同时在相位噪声上也有较好的性能，在1.67GHz时测得一84dBc/Hz@10 kHz。整体功耗为20mw，整体面积为1.7mmx0.8mm，其中∑一△调制部分所占面积为lminx0.4mm。 最后对研究问题进行了综合分析和展望。对未来研究频率综合器而言，相位噪声依然是研究的主要课题和突破方向，同时功耗、锁定时间等也是在研究中不可忽略的问题。

目录

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声明

第一章绪论

1.1研究目的

1.2研究结果

1.3论文的结构

第二章频率综合器的锁相环基础

2.1简单锁相环

2.1.1锁相环的基本结构

2.1.2锁相环的建模和分析

2.2电荷泵锁相环(Charge-Pump PLL)

2.2.1鉴相/鉴频器(PFD)和电荷泵(CP)

2.2.2基本的电荷泵锁相环

2.2.3电荷泵锁相环的建模和分析

2.3锁相环中的非理想效应

2.3.1死区(Dead Zone)

2.3.2相位噪声(Phase Noise)

2.4 小结

第三章频率综合器的结构

3.1直接型(模拟)综合器(DAS)

3.2直接型(数字)综合器(DDS)

3.3锁相环型频率综合器(PLL-FS)

3.3.1整数N型综合器

3.3.2小数N型综合器

3.3.3双环结构(Drial-Loop Architecture)频率综合器

3.4基于延迟锁相环的频率综合器(DLL-Based Frequency Synthesizer)

3.5小结

第四章频率综合器的电路实现

4.1 Integer-N型的频率综合器

4.1.1鉴频鉴相器(PFD)

4.1.2电荷泵(CP)电路

4.1.3参考频率产生电路

4.1.4 Prescaler电路

4.1.5低通滤波器(LPE)

4.1.6片内接口转换电路

4.2 Fractional-N型的频率综合器

4.2.1 Σ-Δ调制器

4.2.2 Prescaler

4.2.3电荷泵电路和低通滤波器

4.2.4带隙基准源

4.2.5压控振荡器

4.3小结

第五章后端设计和仿真、测试

5.1版图设计和仿真

5.1.1版图基础理论

5.1.2整数N型频率综合器的版图设计和仿真结果

5.1.3小数N型频率综合器的版图设计和仿真结果

5.2封装

5.3测试

5.3.1整数N型频率综合器的测试

5.3.2小数N型频率综合器的测试

5.4 小结

第六章总结和展望

6.1总结

6.2展望

附录

致谢

参考文献

在读期间研究成果