基于IP核的SOC设计关键技术研究

摘要

随着SOC技术的快速发展，对IP核提出了越来越多的规范化、标准化、鲁棒性要求，尤其IP核接口时序的柔性适应能力、IP核参数化可配置能力已经严重制约了SOC技术的发展。论文研究了当前SOC设计中面临的接口时序瓶颈、IP功能定制等关键问题，提出了可复用IP核的TPCR（时序弹性接口）技术（包括弹性接口技术、接口再同步技术）、结合IP核参数化可配置设计技术，在USB2．0 IP核（863项目）、8位嵌入式微处理器IP核（校企合作项目）等设计工程中，进行了相关的技术验证。 首先，论文研究了可复用IP核的弹性接口技术，提出了TPCR IP核模型。传统IP核接口时序约束缺乏弹性，导致SOC集成时序收敛周期很长，甚至无法收敛，采用参数化可配置设计方法，并通过建立TPCR IP核模型，可以有效地解决传统IP核的时序接口困扰。TPCRIP核模型由弹性延迟单元和再同步单元组成，其中，弹性延迟单元规范了IP核的接口时序约束，使得SOC集成者能够在设计的各个阶段，估算IP核的时序裕度，并能够在集成时无缝集成到SOC中而无需加入粘合逻辑；而再同步单元增加了IP核接口在不同时钟域和异步信号之间的桥接功能，保证IP核能够可靠地完成异步数据的传输。另外，弹性延迟单元中的数字控制端采用参数化可配置设计，数字控制端的参数值可以在设计的各个阶段自由重置，从而改变IP核接口的延迟，增加IP核接口的时序柔性。基于TPCR模型的IP核设计技术在SOC设计项目中得到实际应用，有效地加速了SOC设计中的时序收敛过程。 其次，论文研究了参数化可配置USB IP核的设计（包括PHY IP核和LINK IP核两部分），探索了LINK IP核的参数化设计方法。对LINK IP核的端点定义、端点类型、传送方式、端点的输入/输出存储器、FIFO深度等细分功能都进行了可配置参数定义，通过参数配置实现功能裁减。对AP数据接口采用再同步技术，隔离了USB时钟域和AP时钟域，使得IP核可以平滑连接到AP模块，支持多时钟域工作，拓展了AP端部件的选择范围。AP接口总线、UTMI数据总线也采用参数实现可配置设计，通过修改参数设定即可匹配接口时序不同的IP核，从而完成IP核间的通讯。所设计的可配置LINK IP核，通过改变参数设置，其最小配置可以裁减至仅支持1个通用端点和每端点支持1种传送方式，而最大配置则可扩展到支持15个通用端点和每端点支持4种传送方式。另外，PHY IP核和LINK IP核接口均采用弹性延迟技术，在IP核内部即可实现接口延迟的调整，减轻了因接口延迟不匹配而带来的设计困扰。为了验证了TPCR IP核设计技术和参数化可配置设计技术，论文基于SMIC0．25μm CMOS工艺，进一步完成了PHYIP核和LINKIP核的版图设计和流片实验。结果表明，采用TPCR设计方法，该USB IP核接口时序范围较宽、能够适应更多的外部IP时序，参数化配置使得IP核电路规模可伸缩，较好地匹配不同的应用需求。 再次，鉴于嵌入式处理器是应用广泛的核心IP核，是参数化可配置设计技术和TPCR IP核设计技术的关键应用之一，论文设计了一款8位可配置嵌入式微处理器IP核——XDMARC，其内核包括ALU单元、通用寄存器堆、指令译码器等，兼容AVR指令集。通过参数化配置，其最小配置可以裁减至大约8000门（支持基本AVR指令和GPIO），而最大配置可扩展至20000门以上（支持AVR扩展乘法指令、更多外设）。仿真表明，在SMIC0．25μm CMOS工艺条件下，其最小配置性能可达200MIPS。外围部件采用参数化开关设计，通过参数设置，能够选择IP核支持的指令集，裁减IP核的功能和外设。另外，采用TPCR技术进行了IP核接口设计，其延迟参数可以根据集成环境的要求在系统设计阶段、仿真验证阶段、版图布图阶段修改，使得XDMARC对总线架构的适应性更广，在布局布线时自由度更大，减少SOC集成者因为信号间的相对延迟收敛要求而带来的设计反复。 最后，对所设计的USB IP核、XDMARC IP核和其它IP核（UART、SRAM等）进行了SOC集成验证，结果表明，采用TPCR设计技术可以有效地加速SOC设计中的时序收敛过程，提高IP核接口时序适应能力；采用参数化配置，IP核电路规模具有较好的伸缩性，能够匹配不同的应用需求，增强IP核的可重用性，灵活控制SOC的设计和制造成本。

目录

文摘

英文文摘

声明

第一章绪 论

1.1集成电路技术及其发展趋势

1.1.1集成电路工艺与设计发展

1.1.2现代设计方法学与EDA技术

1.1.3 SOC技术与IP核

1.2课题来源及研究意义

1.3论文主要研究内容

第二章SOC集成技术

2.1简介

2.1.1 SOC设计方法

2.1.2 SOC设计流程

2.2 SOC关键技术

2.2.1 IP核复用技术

2.2.2 IP核物理设计

2.2.3 IP软／固核设计

2.2.4 IP软／固核集成

2.2.5 IP核可测性设计

2.3本章小结

第三章IP核设计技术研究

3.1引言

3.2 IP核质量评估与选择

3.2.1 IP核的质量评估

3.2.2 IP核的选择

3.2.3传统IP核面临的挑战

3.3 IP核参数化可配置设计

3.3.1参数化设计

3.3.2参数再配置

3.4基于TPCR的IP软核设计技术

3.4.1 IP核模型的时序困扰

3.4.2 TPCR IP核再同步模型

3.4.3 TPCR IP核设计实现

3.4.4 TPCR IP核再同步模型的时序约束

3.4.5 IP核 TPCR模型DSL描述

3.4.6 TPCR IP核测试设计

3.4.7 TPCR IP核的设计与SOC集成

3.5 TPCR IP核交付项及质量评价标准

3.5.1 TPCR IP核可交付项

3.6本章小结

第四章USB 2.0设备控制器IP核设计

4.1引 言

4.2 USB的工作原理

4.2.1 USB系统拓扑结构

4.2.2 USB 2.0设备控制器IP核结构与主要构成部分

4.2.3 USB 2.0 lP核的设计方法

4.3 USB 2.0 PHY部分IP核的设计与实现

4.3.1 USB2.0 PHYIP核主要组成部分

4.3.2 USB2.0 PHY IP核设计

4.3.3仿真与版图

4.4 USB 2.0 LINK部分的设计与实现

4.4.1 USB LINK IP核主要组成

4.4.2 USB LINK IP核参数化设计

4.4.3 LINK IP核接口时序设计与仿真

4.4.4综合结果及版图

4.5本章小结

第五章8位高性能CPUIP核──MARC设计

5.1 8位MCU体系结构

5.2 XDMARC IP核设计

5.2.1 XDMARC IP核接口定义

5.2.2 XDMARC IP核参数化可配置设计方法

5.2.3 XDMARC IP核接口时序设计

5.2.4 XDMARC IP核测试设计

5.3仿真验证

5.3.1时序仿真

5.3.2 SOC集成验证

5.4本章小结

第六章结束语

6.1总 结

6.2展望

致谢

参考文献

研究成果

一、 发表论文

二、 发明专利

三、参加的科研项目

附 录