网络处理器高带宽数据总线接口模块设计研究

摘要

随着网络与通信技术的不断发展，以路由技术为基础的Internet网络的传输速率与结构复杂度呈现大幅度提高。近年来，路由结构的核心技术之一已经转移到网络处理器领域，而总线接口作为网络处理器与外部进行数据交换的关键模块，其性能成为决定网络处理器能否以线速高效转发网络数据的重要因素。 本文以网络处理器相关研究为背景，给出了一种数据总线接口模块的设计方案。数据总线接口采用状态机的方法实现数据的接收和发送，提供两个独立的FIFO存储器作为数据的缓冲存储，并由仲裁模块分配总线控制权。在功能上保证数据处理单元只需向接口单元发出数据接收或发送的请求，总线接口就可以自动的完成数据的接收、发送及缓存，可高效完成接口数据交换。 论文完成了总线接口系统结构的设计和各模块的硬件语言描述，并完成了模块级和系统级的功能仿真。所设计的总线接口的数据位宽为64位，在104MHz的频率下可以达到6．6Gbps的带宽，并支持多种工作模式和多网络处理器互连，具有很好的灵活性。

目录

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声明

第一章绪论

1.1网络处理器的发展

1.2课题的研究背景及意义

1.3论文的主要工作及安排

第二章网络处理器与互联网路由结构

2.1 基于Internet的网络互联结构

2.1.1网络分层结构

2.1.2 Internet网络交换设备

2.1.3 Internet中的路由结构

2.2网络处理器结构及应用

2.2.1网络处理器体系结构

2.2.2网络处理器的数据流和控制流

2.2.3网络处理器针对路由应用的特点

2.2.4数据通路的带宽和吞吐率

2.3数据总线接口的设计目标

2.3.1总线接口的设计功能指标

2.3.2接口数据的传输方式

2.4本章小结

第三章 网络处理器数据总线接口的研究与实现

3.1数据总线接口的总体设计

3.1.1总线接口模块划分

3.1.2总线接口功能简介

3.2控制与状态寄存器模块的配置

3.2.1接收状态机寄存器

3.2.2发送状态机寄存器

3.2.3模式配置寄存器

3.3仲裁模块的设计

3.3.1仲裁结构模块设计

3.3.2总线仲裁器工作方式

3.4数据缓冲存储模块

3.4.1缓冲FIFO存储格式

3.4.2数据缓冲存储模块结构

3.5接收模块的设计

3.5.1接收模块结构设计

3.5.2接收模块工作流程

3.5.3部分端口说明

3.5.4接收状态机状态图

3.6发送模块的设计

3.6.1发送模块结构设计

3.6.2发送状态图及数据流程

3.6.3TFIFO控制字段格式

3.6.4部分端口说明

3.7端口控制模块的设计

3.8本章小结

第四章数据总线接口的功能仿真

4.1数据总线接口的仿真环境

4.2模块级仿真结果及分析

4.2.1接收模块仿真结果

4.2.2发送模块仿真结果

4.2.3总线仲裁器仿真结果

4.3系统级仿真结果及分析

4.3.1全双工1-2MAC模式

4.3.2半双工1-2MAC模式

4.3.3半双工快速模式

4.4本章小结

第五章 结束语

致谢

参考文献

研究成果