Truob乘积码及其宿短码的FPGA实现技术

摘要

1994年提出的Turbo乘积码(TPC)因其优异的性能引起了人们的广泛关注。作为一种高效的信道编码技术，TPC在码率、译码性能和硬件复杂度方面拥有很大的灵活性，具有良好的应用前景。本文的工作主要包括以下几个方面。
　　 本文首先研究了TPC的编译码原理，详细阐述了基于Chase算法的迭代译码方法，并介绍了对算法的一些改进。本文还研究了缩短TPC的矩阵结构和译码算法。
　　 通过仿真，分析了影响TPC迭代译码性能的各个因素，并且还比较了一些改进算法的译码性能。
　　 设计并实现了基于FPGA的缩短TPC编译码器。其中，采用Xilinx公司Virtex-4系列的XC4VLX60芯片和VHDL语言实现的译码器仅占用7％的逻辑资源和9％的存储资源，最大工作频率142 MHz，吞吐量达到14.17 Mbit/s。

目录

文摘

英文文摘

第一章 绪论

1.1 数字通信与信道编码

1.2 Turbo乘积码的发展

1.3 本文研究工作及内容安排

第二章 Turbo乘积码的编译码原理

2.1 乘积码的编码

2.1.1 乘积码的编码

2.1.2 乘积码分量码的选择

2.21 Turbo乘积码的译码

2.2.1 Chase算法

2.2.2 外信息的计算

2.2.3 Turbo乘积码的迭代译码

2.3 缩短Turbo乘积码的编译码算法

2.3.1 Turbo乘积码的缩短结构

2.3.2 缩短Turbo乘积码的译码

2.4 基于Chase算法的改进译码方法

2.4.1 测试序列快速译码

2.4.2 节省存储资源的外信息计算方法

2.4.3 减少候选码字个数的方法

2.4.4 无竞争码字时外信息的估计方法

2.5 混合译码算法

2.6 译码性能的理论分析

2.7 本章小结

第三章 Turbo乘积码的性能分析与仿真

3.1 仿真模型的构造

3.2 影响Turbo乘积码性能的因素

3.2.1 不同分量码对TPC性能的影响

3.2.2不同迭代次数对TPC能的影响

3.2.3 不同候选码字个数对TPC性能的影响

3.2.4 不同迭代方式对TPC性能的影响

3.3 改进算法的译码性能分析

3.3.1 改进算法对TPC性能的影响

3.3.2 改进算法对缩短TPC性能的影响

3.4 混合译码算法的性能分析

3.5 本章小结

第四章 缩短Turbo乘积码编译码器的FPGA实现

4.1 缩短Turbo乘积码FPGA实现的参数设置

4.2 缩短Turbo乘积码的编码器设计

4.2.1 编码器的整体结构

4.2.2 分量码编码电路

4.2.3 编码器的资源使用情况

4.3 缩短Turbo乘积码的译码器设计

4.3.1 译码器的整体结构

4.3.2 控制与存储模块和判决输出模块

4.3.3 seBCH译码模块

4.3.4 eBCH译码模块

4.3.5 译码器的资源使用情况和性能分析

4.4 本章小结

第五章 结束语

致谢

参考文献

研究成果