基于FPGA的高速Turbo乘积码技术及其实现

摘要

在信道编码理论的发展历程中，1994年提出的Turbo乘积码是一种高效的信道编码技术，其在码率、误码性能和硬件复杂度等方面拥有显著的优点，因此逐渐成为信道编码研究的热点。乘积码相比于同码率的 Turbo码具有更接近于Shannon限的渐近性能。随着通信领域的不断发展，深空通信和移动通信领域对通信系统的可靠性和高效性的要求越来越高。在TPC的应用与硬件实现方面，乘积码因其优异的纠错性能和相对简单的编译码算法，得到了越来越广泛的应用。
　　本文首先详细介绍了TPC的编码原理和分量码的选择，同时阐述了Chase译码算法，并且描述了通过测试序列快速译码、节省存储资源、减少候选码字个数、无竞争码字时的外信息计算方法和提高译码器并行度的改进的译码算法，分析了改进译码算法的优势，对译码性能进行了理论分析。
　　此外，本文通过软件构造了通信系统的仿真模型，验证分析了不同的分量码、迭代次数、不可靠位置数、量化比特数和信道类型对于 TPC译码性能的影响，同时对改进型译码算法进行了仿真验证和性能分析。
　　最后重点描述了TPC编译码器的FPGA实现，并详细介绍了编译码器的主要构造及改进的方案。整个译码器采用了一种全并行输入的分量码译码器，该分量码译码器可以完成对整个分量码输入、比较排序选取不可靠位置、排列候选码字的度量值和计算外信息，极大地增加了译码的并行度，减少了译码的时延，有效的提高了系统的吞吐量。本文采用 Xilinx公司生产的 Kintex-7系列中的XC7K355T芯片完成整个设计。整个设计占用芯片39％的逻辑资源和35%的存储资源，完成了一种综合型译码器，该综合型译码器完成对(1024,676)、(2048,1824)和(4096,3249)三种码的译码工作。对于(1024,676)码而言，译码器的吞吐量可达T=274.80Mbps。对于(4096,3249)码而言，译码器的吞吐量可达T=571.34Mbps。

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第一章 绪论

1.1 数字通信与信道编码

1.2 Turbo乘积码的发展历程

1.3 本文主要研究内容及其安排

第二章 乘积码的编码和译码基本原理

2.1 乘积码编码的基本原理

2.2 乘积码译码的基本原理

2.3 改进译码方法

2.4 混合译码优化算法

2.5 译码性能的理论分析

2.6 本章小结

第三章 Turbo乘积码的软件仿真与性能分析

3.1 构造仿真模型

3.2 Turbo乘积码性能的关键影响因素

3.3 改进译码算法的性能分析

3.4 混合译码算法的性能分析

3.5 本章小结

第四章 Turbo乘积码编译码器的硬件实现

4.1 基于FPGA的Turbo乘积码译码算法参数设置

4.2 Turbo乘积码的编码器

4.3 Turbo乘积码的译码器设计

4.4 硬件测试结果

4.5 本章小结

第五章 结束语

致谢

参考文献

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