相位噪声测试中数据通道设计与实现

摘要

相位噪声用来说明信号短期频率稳定性和可靠性，是电子测量领域中的重要指标，相位噪声测试在信号分析和测试中有着重要的地位。
　　论文旨在完成相位噪声测试系统中数据通道的设计与实现，为整个相位噪声测试系统提供底层的数据链路支持。文中通过分析相位噪声测试系统的总体结构说明了相位噪声测试系统的数据通道组成，包括将系统前端采集到的模拟信号通过模数转换电路转换后送入数字电路中，FPGA电路对输入的数字信号采用FIFO实现数据缓存，将数字信号通过位宽转换送入DDR3 SDRAM存储器中，当存储器中的所存的数据内容达到预设值时，FPGA电路控制ADC采样，将存储器中的数据通过高速串行接口传输到后级DSP信号处理系统中。
　　本文主要完成的工作有：
　　1.通过对鉴相法相位噪声测试系统总体结构和各部分功能分析，说明了测试系统中数字信号的数据通道组成。
　　2.介绍了双通道模数转换器的配置操作原理和FIFO接口的设计使用，在此基础上采用FPGA自带的FIFO核生成器实现了模数转换电路与FPGA电路的独立时钟位宽转换FIFO缓冲结构的功能仿真。
　　3.介绍了DDR3 SDRAM存储器的发展与工作原理，说明了DDR3 SDRAM控制器接口和控制器指令时序操作原理，采用Xilinx FPGA MIG核生成器生成DDR3 SDRAM控制器并做了功能仿真，在FPGA硬件开发板上对控制器的读写功能进行了验证。
　　4.介绍了高速串行接口的系统组成，在此基础上说明了Xilinx Virtex-6 FPGA GTX收发器的内部结构，通过使用Xilinx FPGA核生成器生成GTX收发器，对GTX收发器接口进行了功能仿真。

目录

封面

声明

中文摘要

英文摘要

插图索引

表格索引

符号对照表

缩略语对照表

目录

第一章 绪论

1.1 技术背景与意义

1.2 国内外发展状况

1.3 本文研究内容

1.4 章节安排

第二章 相位噪声测试系统

2.1 相位噪声测量方法

2.2 相位噪声测试系统结构

2.3 本章小结

第三章 AD C电路与F IF O设计

3.1 ADC电路部分

3.2 ADC器件的配置使用

3.3 FIFO的设计与实现

3.4 本章小结

第四章 DDR3 SDRAM控制器设计与实现

4.1 DDR SDRAM存储器介绍

4.2 DDR3 SDRAM控制器设计

4.3 DDR3 SDRAM控制器的FPGA实现

4.4 本章小结

第五章 高速串行接口设计

5.1 高速串行接口系统组成

5.2 Xilinx Virtex-6 FPGA GTX收发器介绍

5.3 基于IP核的GTX收发器功能仿真

5.4 本章小结

第六章 总结与展望

6.1 总结

6.2 展望

参考文献

致谢

作者简介