基于片上标准总线接口的SDRAM控制器设计与验证

摘要

近年来，随着IC（Integrated Circuit）产业的高速发展，在数字化系统中，处理器的性能不断提高，因此对存储器的数据通道带宽和存储器的容量也提出了更高的要求，存储器的性能对整个系统性能的影响越来越大。SDRAM（Synchronous Dynamic Random-Access Memory）被称为同步动态随机存储器，作为存储器的重要组成部分， SDRAM以其容量大、成本低，传输速度较快等优点，在包括计算机产品在内的各类电子产品中广泛应用。
　　本文研究的SDRAM控制器是 SDRAM存储芯片的控制单元，将从处理器发来的数据和指令进行处理，转换成对存储芯片的读写操作。本文所设计的SDRAM控制器划分为PLB从设备接口模块、DCR接口模块、跨时钟域转换模块和SDRAM控制模块；其中又将SDRAM控制模块分为寄存器模块、总线仲裁模块、地址控制模块、自动刷新模块、数据控制模块、状态机模块和页面控制模块七个子模块。使用Verilog硬件描述语言实现各个模块的逻辑功能。针对本文所设计的模块，搭建验证平台，根据需求提出功能验证点，编写测试用例，进行了模块级的验证工作。本文所设计的SDRAM控制器可以支持4个物理Bank，每个物理Bank空间可达256M；支持单拍、Line、Burst等不同类型的读写操作；支持可配置的ECC和奇偶校验，在保证了传输数据正确性的同时也尽可能的节约了资源；支持页面开放模式，页面替换采用LRU算法，以提高效率。除此之外为了提高设计结果的可复用性，支持外部总线时钟与内部 SDRAM时钟的跨时钟域传输，其中可以支持的SDRAM内部时钟频率范围为66MHz-133MHz，对于外部的时钟，可以支持的PLB总线时钟频率最高为200MHz。

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第一章 绪论

1.1课题背景与意义

1.2国内外发展现状

1.3论文的研究内容

1.4论文的组织结构

第二章 SDRAM控制器的内部结构

2.1 SDRAM的内存模组的物理Bank与芯片位宽

2.2 SDRAM的逻辑Bank与芯片容量

2.3 SDRAM控制器的基本操作

2.4本章小结

第三章 SDRAM控制器的设计

3.1 SDRAM控制器的功能描述

3.2 SDRAM控制器相关技术概述

3.3设计方法及流程

3.4体系结构

3.5模块划分

3.6 SDRAM控制模块原理与实现

3.7本章小结

第四章 SDRAM控制器验证平台的搭建与仿真

4.1验证环境

4.2验证平台的搭建

4.3验证方法

4.4验证文件结构

4.5仿真结果分析

4.6本章小结

第五章 总结与展望

5.1总结

5.2展望

参考文献

致谢

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