用于JESD204B接口的CMOS锁相环电路

摘要

随着信息技术的发展，信息传播和处理速度的提高，转换器和处理器频率不断升高，用以支持更高速度转换器的高速接口电路的设计方案，已经成为集成电路设计中急需解决的新问题，世界各国高度重视。而我国几乎全部的高速高精度数据转换器接口都来源于欧美国家的进口，高速转换器接口电路的设计研究已经成为国内外工业界和学术界的研究热点。国内在高速高精度的接口领域起步比较晚，但随着我国国防、通信等发展需求的加大，该领域的竞争已经开始白热化，因此我国亟待开展高速接口关键技术的研究和芯片开发，争取尽快研制出拥有自主知识产权的高速接口电路芯片，对保障国家安全和提高电子产品的核心竞争力具有十分重要的意义。由于传统的并行接口已经不能满足转换器的发展需求，基于JESD204B标准的串行接口以其高传输速率，较少的引脚数量和便于扩展的特性被越来越多的转换器供应商、用户以及FPGA制造商所采纳，有望成为未来转换器接口的协议标准。锁相环作为本地时钟的产生源，其性能对接口电路的传输速率、误码率等性能有重要的影响。电荷泵锁相环由于具有锁定相差小、无限的捕获带宽等优点而被广泛应用。
　　本文首先介绍了电荷泵锁相环的基础结构、组成模块及系统的线性模型，然后介绍了相位噪声的概念，同时详细分析了VCO的两种相位噪声模型，分析了锁相环系统的相位噪声理论，并给出了降低噪声的设计方法。接下来针对JESD204B接口电路需求，提出了一种用于发送器时钟的CMOS锁相环电路设计方案，给出带隙基准、鉴频鉴相器、电荷泵、环形差分VCO的电路实现方案。最后基于TSMC65nm工艺对整体电路进行了仿真，仿真结果显示在电源电压1.3V，室温27°，tt工艺下该锁相环的锁定时间为150ns，在输出频率5GHz，频偏10MHz处的相位噪声是-103dB。对VCO的仿真结果显示振荡中心频率5.15GHz，增益变化范围为11.2GHz/V到13.3GHz/V，输出频率范围为2.1-7.8GHz，在频偏1MHz处的相位噪声-83.7dBc/Hz。

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第一章 绪论

1.1研究背景

1.2研究进展

1.3论文的主要工作

第二章 锁相环电路的基本原理

2.1锁相环的分类

2.2电荷泵锁相环的组成模块

2.3锁相环系统的线性模型

2.4环路参数的定义

2.5本章小结

第三章 相位噪声基本理论

3.1电路中的噪声源

3.2 VCO的相位噪声分析

3.3振荡器的相位噪声模型

3.4锁相环系统相位噪声理论

3.5本章小结

第四章 电荷泵锁相环的电路实现

4.1基于JESD204B协议的发送器的整体结构

4.2基准源的实现

4.3鉴频鉴相器的实现

4.4电荷泵的实现

4.5环形差分VCO的实现

4.6分频器的实现

4.7 PLL整体电路的仿真结果

4.8本章小结

第五章 VCO和PLL的噪声仿真结果

5.1 VCO相位噪声的仿真

5.2锁相环相位噪声的仿真

5.3本章小结

第六章 总结与展望

参考文献

致谢

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