异构众核处理器的设计与实现

摘要

在高性能处理器领域，受到功耗、互联及复杂度三大因素的限制，处理器计算性能的增长速度已经无法满足摩尔定律，异构并行的加速方式将引领新的发展方向。在嵌入式领域，ASIP技术以其半定制化的结构特点，集ASIC和DSP技术之所长，提供了一种兼顾性能、功耗、灵活性和开发周期的解决方案。本文结合嵌入式应用的特点，设计并实现了一种异构众核ASIP并行处理器。
　　本研究主要内容包括：⑴通过对异构并行关键技术的深入研究，设计了一种基于片上总线与共享内存的异构众核架构，该架构的异构单元包括了八个RISC处理器与一个SPARC处理器，且多个异构单元可以挂载到同一条总线上实现架构扩展。在具体的电路实现上，选择了简单紧凑的wishbone总线作为片上总线，采用了一种带有二级地址索引功能的多端口数据存储器作为共享内存。⑵设计并实现了由八个RISC处理器组成的SIMD结构处理器阵列，配置并优化了一套完整的指令集，同时增加了屏蔽操作和邻核通信功能，简化了算法并行化的设计难度，提高了指令执行效率。设计并实现了一个支持精简化 SPARC指令集的 ASIP处理器，同时兼容BCC交叉编译工具链，可使用高级语言进行程序开发。⑶以Virtex-6系列的VLX240T-FF787 FPGA开发平台作为硬件载体，使用Verilog硬件描述语言实现了上述异构众核处理器，并采用5/3提升小波分解算法和FFT算法对处理器的功能完备性作了测试和验证，统计了逻辑资源占用和关键路径延时。此外，还采用并行冒泡排序算法对处理器的并行加速性能进行了评估。

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缩略语对照表

第一章 绪论

1.1研究背景

1.2相关研究

1.3主要工作及创新点

1.4本文结构

第二章 ASIP技术及并行结构概述

2.1 ASIP设计流程

2.2 ASIP体系结构

2.3 ASIP并行结构

2.4本章小结

第三章 异构众核架构设计

3.1架构整体设计

3.2片上总线设计

3.3共享内存设计

3.4本章小结

第四章 基于RISC结构的SIMD处理器设计

4.1指令集设计

4.2 RISC处理器关键电路设计

4.3核间通信电路设计

4.4本章小结

第五章 基于SPARC结构的ASIP处理器设计

5.1 SPARC指令集

5.2 SPARC处理器关键电路设计

5.3本章小结

第六章 测试与分析

6.1 SIMD处理器阵列测试

6.2 SPARC处理器测试

6.3并行性能测试

6.4本章小结

第七章 总结与展望

7.1总结

7.2展望

参考文献

致谢

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