基于RISC的高速缓存单元的研究与设计

摘要

随着半导体工艺技术的不断发展，CPU与内存之间的速度与性能差距越来越明显，为了缓解这种差距，便产生了高速缓存（Cache），并设置在CPU和内存之间。从而产生了存储器的层次化结构，这种结构由不同速度，不同大小的存储器组成。Cache是处理器不可缺少的部件，占据着芯片很大比例的面积，而且越接近处理器，其容量越小，速度越快，每字节的成本也越高。因此其性能对于CPU来说是至关重要的，并且已成为衡量CPU性能的重要指标。
　　本研究主要内容包括：⑴在充分研究业界使用的Cache系统的结构以及控制策略的基础上，分析了Cache的映射方式、相联度、Block的大小以及容量的选择对CPU性能的影响。⑵提出了完整的Cache设计方案。在结构和控制策略的选择上充分考虑实际应用：采用4路组相联结构，相比于直接相联结构与全相联结构具有明显的优势；设计选择32KB的容量，在保证命中率的基础上不至于对CPU的访存速度有太多的损失；两种可配置的写策略使得本文的Cache具有更大的灵活性；替换算法使用PLRU算法，在保证了与LRU算法差不多的命中率的前提下节约了逻辑资源。在确定设计指标后，对包括Tag单元，Data单元，State单元，状态机等进行了设计。⑶由于虚拟存储的引入以及Cache的SRAM结构，使得虚拟地址与物理地址之间需要一级转换。本文TLB模块的设计实现了索引Cache和虚实地址翻译的并行处理，使得虚实地址的翻译过程在1个周期内完成。另外，由于流水线效率的限制，连续的数据写回内存操作会阻塞流水线。在DCache和内存之间设计了写缓冲模块，该模块用FIFO实现，使得Dcache的写回操作只需要2个周期即可完成，CPU的性能得到很大提高。⑷在完成指令流水访存操作的整体功能后，使用 Modelsim等专业ASIC设计工具对本文设计的Cache系统功能进行了仿真验证。验证采用模拟验证的方法。结果表明，本文设计的Cache系统能够实现指令和数据在Cache中命中与缺失的相关操作，以及各种特殊指令对 Cache的操作。TLB模块能快速实现虚实地址的转换功能；写缓冲模块能在不阻塞流水线的情况下完成Dcache的数据写入操作。

目录

声明

插图索引

表格索引

符号对照表

缩略语对照表

第一章 绪论

1.1研究背景

1.2国内外研究现状

1.3本文的研究内容与工作安排

第二章 Cache概述

2.1 Cache的基本原理

2.2 Cache 的映射机制

2.3 Cache 的替换算法

2.4 Cache 的读写策略

2.5本章小结

第三章 Cache单元的设计与实现

3.1 Cache设计中要考虑的要素

3.2 Cache的整体设计方案

3.3 Cache的结构设计

3.4 TLB单元的设计

3.5写缓冲单元的设计

3.6本章小结

第四章Cache设计的仿真验证

4.1 Cache仿真验证的用例设计

4.2存储指令Dcache命中情况下的验证

4.3存储指令Dcache 未命中情况下的验证

4.4 Dcache中特殊指令功能的验证

4.5 TLB模块功能验证

4.6写缓冲模块功能验证

4.7本章小结

第五章 总结与展望

5.1 工作总结

5.2 展望

参考文献

致谢

作者简介