一种宽带跳码通信系统设计及基带FPGA实现

摘要

直接序列扩频通信系统的安全性在现今电子对抗的发展下已经岌岌可危，为了提高直扩系统的安全性，引入了跳码技术，跳码技术在原直扩系统的基础上，增加了随着跳码图案不断跳变的扩频码，能有效的增加系统的抗截获性和安全性。本文对跳码系统进行了研究，设计了一种宽带跳码通信系统的方案并进行了基带FPGA实现。 1、完成了发送端伪随机序列的选取，并设计了一种可以实时产生平衡Gold序列的方法，与通常所用的生成平衡Gold的方法相比，通过添加判断模块，只需存储Gold序列优选对抽头，并将可用于跳码系统的扩频码数量大大增加。 2、对系统发射端的基带部分进行了设计和FPGA实现，主要有基本时钟模块、组帧模块、跳码生成模块，扩频模块、加扰模块和基带调制模块等。采用的同步头长度为16384，扩频码的长度为2048，实现了信息传输速率为19.53kbps，并验证了设计方案的正确性。 3、对捕获端所采用的PMF-FFT算法进行了改进，通过采取两次扩频的方法，减少了接收端捕获所需要的移位寄存器长度及运算复杂度，降低了硬件资源消耗，实现了对长码的实时捕获。添加了窄带干扰抑制模块，通过改进加窗算法实现了对窄带干扰的抑制，仿真验证表明窄带干扰抑制模块对窄带干扰抑制效果良好。 4、对接收端基带部分进行了设计和FPGA实现，主要有载波跟踪模块、码跟踪模块、解扰解扩及判决模块，并验证了方案设计的正确性。

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