DDR3 SDRAM控制器与PHY的设计与仿真

摘要

随着半导体技术的发展，如今计算机系统中的处理器与存储器的性能大幅度改善，工作频率也飞速上升。但是由于处理器与存储器的设计厂商不同，导致两者发展的不同步，处理器的性能远远超过存储器的，“存储墙”问题变得很严重，存储器的访存效率、带宽、工作频率很难满足现代处理器的需求，处理器的能力难以完全发挥出来，计算机系统的整体性能也因此受到限制。存储器控制器作为处理器与存储器之间数据传输的桥梁，因此研究一款高效的存储器控制器至关重要。
　　本文首先对DDR3 SDRAM标准深入研究，分析了DDR3操作的各种时序参数，讲解了页命中、页快速命中、页未命中等概念，指出了影响DDR3读写效率的因素，即寻址冲突。然后提出了通过对读写命令执行顺序调整以及不同Bank命令交叉执行的方式，提高读写效率。PHY将控制器和存储器连接起来，通过DQS硬核对输出的DQS信号延迟调整，完成写平衡操作，使用DQS硬核检测DQS信号，并将采样到的DQS信号相移90度作为DQ信号的采样时钟，完成读校准。本文对各模块使用Verilog HDL语言进行设计和仿真。

目录

声明

摘要

1．1 课题研究背景

1．2 国内外研究状况

1．3 论文的内容与结构

第二章 DDR3 SDRAM存储器介绍

2．1 DDR3 SDRAM的存储原理与结构

2．1．1 DRAM的硬件框架

2．1．2 DRAM的存储原理

2．2 引脚定义

2．3 DDR3 SDRAM特征

2．3．1 新增特性

2．3．2 时序参数

2．4 模式寄存器的配置

2．5 DDR3工作状态转换

2．6 DDR3命令与基本操作

2．6．1 DDR3命令

2．6．2 基本操作

2．7 本章小结

第三章 DDR3 SDRAM控制器与PHY的总体设计

3．1 Verilog HDL与FPGA简介

3．2 DDR3 SDRAM控制器与PHY的设计

3．3 UI模块

3．4 指令队列模块

3．4．1 指令排序与队列设计原理

3．4．2 指令排序与队列设计的算法

3．5 Bank管理模块

3．6 ECC模块

3．7 状态机模块

3．8 初始化模块

3．8．1 上电初始化

3．8．2 写平衡

3．8．3 读校准模块

3．9 数据通路与命令通路模块

3．10 本章小结

第四章 功能仿真

4．1 UI模块仿真

4．2 指令队列模块仿真

4．3 ECC模块仿真

4．4 上电初始化模块仿真

4．5 写平衡模块仿真

4．6 读校准模块仿真

4．7 读写仿真

4．8 本章小结

5．1 工作总结

5．2 进一步的研究方向

参考文献

致谢