可调频率的微处理器性能预测模型研究与实现

摘要

随着半导体工艺的发展，微处理器结构的复杂度也越来越高。其中，在提高系统性能的同时，保证系统的稳定性和有效性成为了设计的重点。动态电压频率调节(DVFS)的技术可以动态的将处理器片上频率和电压调节至设定值，这项技术的有效性已经得到验证，并进行了广泛的应用。这样，在保证系统性能的情况下最大的降低功耗，就需要对各时钟频率下处理器的性能进行准确的估计，以此来有效地调配处理器资源。
　　本文基于踪迹驱动的处理器模拟器smtsim，对处理器在不同频率下的表现进行了详细的研究。通过将处理器的执行时间分为内存操作和流水线中的处理时间，确定了在处理器片上时钟频率发生变化后，主要影响系统性能的部分。据此，将处理器的运行过程划分为需进行内存操作的各事件的区间，并分析了在处理器工作期间，各种高速缓存失效事件对处理器性能的影响和它们发生的具体过程。主要通过对失效事件发生后，处理器中的功能单元受到的局限和处理过程，详细解释了失效事件造成处理器停顿的原因和它们在时钟频率变化后所发生的变化。
　　由此，本文进一步研究了高速缓存失效事件的重叠对系统性能的影响。提出了在一个失效事件发生的区间内，失效事件所进行内存操作的时间互相重叠，导致了直接根据失效事件数对内存操作时间进行估计的不准确。在对重叠的过程进行详细分析后，通过定义失效区间，对在一定时间内发生重叠的失效事件进行有效统计，和单独发生的失效事件统一考虑后，得出对不同时钟频率下系统性能变化的主要因素。
　　然后，对在区间内发生失效事件数量的不同与内存到处理器片上的传输带宽和内存存取频率的关系进行了考察。提出随着失效事件重叠程度的增大，内存存取时间会相应上升，并使用了线性回归方程利用线下训练根据失效事件重叠度对不同频率下内存存取时间进行了估计。综合考虑各因素后，建立了根据内存操作时间的变化对不同时钟频率下处理器性能进行预测的模型，并使用了SPEC CPU2000基准程序集对模型进行了验证。实践证明，模型能够很好的对不同频率下处理器的性能进行准确的预测，满足对处理器进行时钟频率调节时所需的依据。

目录

声明

摘要

第一章 绪论

1．1 课题背景

1．2 相关工作

1．3 本文工作

1．4 本文结构安排

第二章 微处理器性能预测

2．1 相关技术

2．1．1 微处理器的性能模型

2．1．2 微处理器模拟器

2．1．3 区间分析

2．1．4 动态电压和频率调整

2．2 当前预测方法的介绍及验证

2．2．1 运行时参数可调预测模型

2．2．2 基于硬件计数器的性能预测模型

2．2．3 线性回归方程预测模型

2．2．4 基于流水线时间的预测模型

2．2．5 基于硬件计数器架构的预测模型

2．3 本章小结

第三章 预测模型的分析与设计

3．1 性能模型的分析

3．1．1 指令高速缓存失效

3．1．2 数据高速缓存失效

3．1．3 二级高速缓存失效

3．2 时钟频率变化对性能影响的分析

3．3 失效事件的重叠

3．4 重叠时的内存操作周期

3．5 模型的建立

3．6 重叠区间计数器的设计

3．7 本章小结

第四章 实验结果及分析

4．1 实验平台

4．2 测试程序集

4．2．1 基准程序的分类

4．2．2 训练集的选取

4．3 实验结果

4．3．1 重叠区间的有效性

4．3．2 预测结果的分析

4．3．3 指令高速缓存失效的预测结果

4．4 实验结果总结

4．5 本章小结

第五章 总结

参考文献

致谢

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