声明
1 绪论
1.1 研究背景
1.2 集成电路设计的研究现状
1.3 本文的主要工作
2 层次化设计流程
2.1 逻辑综合
2.2 数据准备
2.3 设计规划
2.4 布局
2.5 时钟树综合
2.6 布线
2.7 可制造性设计
2.8 静态时序分析
2.9 本章小结
3 32位CPU核的层次化物理实现
3.1 32位CPU核的逻辑综合
3.2 基于计划组的设计规划
3.3 32位CPU核的模块物理实现
3.4 32位CPU核的顶层物理实现
3.5 本章小结
4 时序优化
4.1 时序优化策略
4.2 实验数据分析
4.3 本章小结
结论
参考文献
致谢