硬件报文分类机协处理器的设计与实现

摘要

报文分类是许多网络核心技术的基础，其分类速度的快慢将直接影响到下一代网络的发展。目前，行业内实现报文分类的主流硬件方法是使用三态内容寻址存储器（TCAM,Ternary Content-Addressable Memory）。TCAM具有三态特性，存储分类规则的固定数值与前缀数值时有很大的优势，但无法直接存储范围数值，即使将其转变成固定数值或前缀数值进行存储，也会占用过多条目，造成范围扩展，使TCAM空间利用率下降，功耗大幅增加。 在此背景下，本文采用短范围格雷编码对分类规则内的范围字段进行处理，编码后的规则条目按二级C-TCAM结构存储在TCAM的表项内。两种方案结合后，最坏情况下范围扩展因子仅为W-2，其中，W为范围字段的宽度。该方案仅停留在控制层面上，而本文旨从数据层面对报文分类技术进行完善，因此提出设计一款能协助网络处理器等设备进行报文分类的硬件报文分类机协处理器，进一步降低范围扩展的影响。 本文使用verilog HDL对硬件报文分类机协处理器进行了设计，包括多线程缓存器模块、关键字处理单元模块、数据库阵列模块、用户数据阵列模块与结果缓存器模块。多线程缓存器用于加载和存储来自主处理器、ASIC或FPGA的主查找关键字。四个并行的关键字处理单元用于对查找关键字进行编码、复制与重组，以适配分类规则存储在数据库阵列中的格式。数据库阵列模块主要实现查找关键字与分类规则的匹配过程，对TCAM内部的搜索单元进行了更改，增加了针对二级C-TCAM存储结构的二次搜索模块。用户数据阵列用于读取匹配的分类规则对应的执行动作。结果缓存器用于存储从用户数据阵列读出的执行动作信息。此外，设计了硬件报文分类机协处理器的控制器，实现了对协处理器各个功能的控制。 设计完成后，搭建了硬件报文分类机协处理器的验证平台，对协处理器的各个子模块和控制器的整体功能进行验证。结果表明协处理器的各个模块和控制器的功能都可正确实现。 最后，采用JAZZ0.18μm工艺对硬件报文分类机协处理器的控制器进行了逻辑综合与物理综合。综合结果表明，控制器的工作速度可达97MHz，电路的总面积为5659805.05μm2，漏电功耗为208.1742μW，动态功耗为225.4812mW，版图面积为1800μm×1800μm。

目录

声明

1 绪论

1.1 课题背景及研究意义

1.2 国内外研究现状

1.2.1 报文分类技术

1.2.2 三态内容寻址存储器

1.3 论文的主要研究内容

1.4 本文的内容安排

2 基于TCAM的报文分类技术

2.1 技术面临的主要障碍

2.2 基于TCAM的范围编码技术

2.2.1 规则库相关的编码方案

2.2.2 规则库无关的编码方案

2.3 本设计的解决方案

2.4 本章小结

3 硬件报文分类机协处理器的设计

3.1 硬件报文分类机协处理器的基本架构

3.1.1 多线程缓存器的设计

3.1.2 关键字处理单元的设计

3.1.3 数据库阵列的设计

3.1.4 用户数据阵列的设计

3.1.5 结果缓存器的设计

3.2 硬件报文分类机协处理器的控制器设计

3.2.1 控制器的结构设计

3.2.2 控制器的接口信号

3.2.3 控制器的指令功能及时序

3.3 本章小结

4 硬件报文分类机协处理器的验证

4.1 验证平台的搭建

4.2 各模块的功能验证

4.2.1 多线程缓存器的验证

4.2.2 关键字处理单元的验证

4.2.3 数据库阵列的验证

4.2.4 用户数据阵列的验证

4.2.5 结果缓存器的验证

4.3 控制器的验证

4.4 本章小结

5 硬件报文分类机协处理器的综合实现

5.1 逻辑综合

5.1.1 逻辑综合流程

5.1.2 逻辑综合结果

5.2 物理综合

5.2.1 数据准备与设计载入

5.2.2 布局规划

5.2.3 单元放置

5.2.4 时钟树综合

5.2.5 全局与详细布线

5.2.6 物理综合结果

5.3 本章小结

结论

参考文献

攻读硕士学位期间发表学术论文情况

致谢

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