基于FPGA的AIS链路层SOC芯片研究

摘要

当今世界，海上运输业在整个运输行业中扮演着不可替代的角色，在航运事业高速发展的背景下，为船舶提供更稳定的通信与安全保障等服务的要求也就更迫切。船舶自动识别系统(Automatic Identification System)工作在VHF的频率范围内，用于收发动态、静态航行信息，并基于这些信息实现船舶避碰、确定航向航速、定位等功能，以保证船舶的航行安全。
　　 本课题主要研究AIS系统终端中的链路层SOC芯片的设计与实现。链路层SOC芯片主要用于处理接收到的电文，完成电文的HDLC解包任务和HDLC打包任务，以及驱动GMSK工作和驱动C-BUS总线与ARM芯片通信。本课题在ISE12.3软件环境下应用verilog语言完成设计并进行模拟仿真测试，并在Xilinx公司的Virtex-4开发板上进行硬件板上测试。
　　 在本设计中具体研究了AIS的HDLC通信协议，设计的逻辑主要可以分为三大部分:第一部分主要用于驱动与ARM进行信息交互的C-BUS总线并且解析来自ARM的控制字;第二部分主要用于实现发送数据的缓存以及HDLC打包的功能，HDLC打包功能包括产生FCS校验位、比特填充、添加开始与结束标志位等;第三部分主要用于实现接收数据的缓存以及HDLC解包的功能，HDLC解包功能包括验证FCS校验位、去除比特填充、检测开始与结束标志位等。以上部分的若干模块都在ISE12.3环境下完成编写和仿真测试。
　　 本设计实现的AIS基带数据处理功能是AIS终端设备的重要组成部分，研究内容是导航研究所承担的国家支撑计划课题“AIS/GNSS船载导航设备关键技术与系统研制”(2012BAH36B02)的一部分。

目录

声明

摘要

第1章 绪论

1．1 船舶自动识别系统概述

1．2 船舶自动识别系统的产生与发展

1．2．1 船舶自动识别系统的产生

1．2．2 船舶自动识别系统的发展

1．3 船舶自动识别系统的现状与应用

1．4 研究本课题的意义

1．5 论文安排

第2章 功能需求分析与结构设计

2．1 AIS中HDLC通信协议

2．1．1 AIS的通信层结构划分

2．1．2 数据码形参数

2．1．3 数据帧结构

2．1．4 AIS的时隙参数

2．2 C-BUS总线理论

2．2．1 C-BUS时序

2．2．2 SPI时序

2．3 系统结构设计

2．3．1 C-BUS功能部分

2．3．2 发送编码功能部分

2．3．3 接收编码功能部分

2．3．4 时钟及复位功能部分

第3章 芯片逻辑设计实现

3．1 C-BUS部分的设计

3．1．1 C-BUS总线时序控制模块

3．1．2 C-BUS寄存器模块

3．2 发送编码部分的设计

3．2．1 HDLC编码模块

3．2．2 发送数据缓存器

3．2．3 码率转换FIFO

3．2．4 发送数据链路控制器

3．2．5 发送信道控制器

3．3 接收解码部分的设计

3．3．1 HDLC解码模块

3．3．2 接收数据缓存器

3．3．3 接收数据缓存输入切换

3．3．4 接收数据缓存输出切换

3．3．5 接收数据双信道控制切换

3．4 时钟及复位部分的设计

3．4．1 Slot_clk同步模块

3．4．2 系统复位保持模块

第4章 功能测试

4．1 各模块仿真验证

4．1．1 C-BUS总线时序控制模块

4．1．2 HDLC编码模块

4．1．3 HDLC解码模块

4．2 芯片仿真验证

4．3 系统板上测试

4．3．1 发送线路测试

4．3．2 接收线路测试

4．3．3 测试中的问题与解决方案

结论

参考文献

附录 C-BUS寄存器列表

致谢

作者简介