基于55nm的超高速全数字锁相环电路设计

摘要

锁相环电路在现代时钟电路中占有重要地位，在超大规模集成电路中往往少不了它的身影。尤其在数字集成电路中，片内的高速时钟绝大部分是通过锁相环电路来产生的。
　　本文第一章介绍了锁相环技术的来历及其当前的应用价值，第二章对锁相环的基本结构及各个模块的基本原理进行分析。第三章对锁相环的重点模块电路进行分析，主要介绍四个模块：鉴频鉴相器、时间编码转换电路、数字滤波器和数字控制振荡器。论文中对这四个模块电路分别进行了设计与改进，对其性能进行了分析，并与现有的电路结构进行性能上的对比，从而验证本文所设计的电路及其优化修改是有效的。
　　本文设计的锁相环是基于华力55nm(55_hlmc_lp)工艺实现的，采用的是自下向上的设计方法，从最底层开始，通过 MOS管搭建出所有的电路，并完成了全部电路的设计、仿真及版图的设计，并进行了后仿。
　　本文中设计的主要难点：1、数字控制振荡器（DCO）输出曲线的高线性度，但由于寄生参数、工艺角、温度等的影响，对 DCO的线性度都有重要影响，最终影响整个锁相环路的稳定性。2、时间编码转换电路，如何设计出精度更高，对采样信号的脉冲宽度的度量更准确对于整个锁相环的快速稳定具有重要意义。本文通过Hspice对设计出的电路进行仿真分析，并不断设计参数，直到达到设计要求。
　　另外，本文在最后一章节中首先简要介绍了版图的设计布局、布线规则，之后对本课题的IP版图设计进行了简要介绍。然后对锁相环进行了整体仿真。

目录

声明

第一章 绪论

1.1锁相环的发展史

1.2 锁相环的实用价值和理论意义

1.3 主要的工作和意义

1.3.1 论文的主要工作

1.3.2 论文的意义

1.4 论文的结构

第二章 锁相环简介

2.1 锁相环的概念、组成及原理

2.1.1 鉴相器

2.1.2 环路滤波器

2.1.3 压控振荡器

2.1.4 锁相环环路相位模型

2.2 锁相环分类

第三章 全数字锁相环电路模块设计

3.1 数字鉴相器PFD

3.1.1 D触发器鉴相器（PFD）

3.1.2 本文所设计的鉴频鉴相器电路

3.1.3 本节小结

3.2 时间编码转换器

3.2.1 TDC基本结构及原理

3.2.2 本文所设计TDC

3.2.3设计TDC时所遇问题

3.2.4本节小结

3.3 数字控制振荡器DCO

3.3.1 DCO基本结构

3.3.2 本文所设计DCO

3.3.3 本节小结

3.4 数字滤波器Filter

3.4.1 本文所设计ADPLL整体电路结构

3.4.2 本文所设计的数字滤波器Filter

3.4.3 本节小结

3.5 分频器Divider

3.5.1 本文所设计的分频器电路

3.5.2 本节小结

第四章 整体仿真和版图设计

4.1 版图设计

4.2 ADPLL整体电路仿真验证

4.3 本章小结

第五章 总结与展望

参考文献

攻读硕士期间发表的论文

致谢