基于POWER架构的浮点除法/方根单元设计与验证

摘要

随着信息技术的迅速发展，各种领域对CPU浮点性能的要求越来越高，而除法与开方是浮点运算中较为复杂且相当影响性能的操作。因此，开展浮点除法与方根算术运算研究具有很重要的科研及实用意义。
　　在通用IC设计流程中，验证占据了约70％的资源与时间，要完备地验证浮点算术单元所面临的挑战更为巨大。如果不能确保验证完全，就会导致如Intel Pentium处理器浮点除法漏洞而产生的巨大代价。因此，如何有效并充分地验证浮点算术单元也是一项工作重点。
　　本文采用Radix-4 SRT算法，设计完成了一款基于POWER指令集架构的浮点除法/方根算术单元。本文使用VHDL硬件语言，新增独有的SP64（Single Precision64-bit）格式提高精度，以尽可能小的位宽参数实现迭代过程中关键的查找表，同时达到了在同一硬件电路上完成除法与方根两种运算的目的，有效降低了电路面积。
　　同时，本文采用 UVM（Universal Verification Methodology）验证方法学，以SystemVerilog语言完成了一个可重用的浮点除法方根验证平台，且能够完美地移植于其它浮点算术单元的验证。本文也提出了一套基于连分式、对中间结果进行约束求解的激励产生算法。其能够有效地生成边界测试用例，大大减小了覆盖率的收敛时间，提高了验证效率。

目录

声明

第一章 绪论

1.1 背景及意义

1.2 国内外研究现状

1.3 论文研究内容及框架

第二章 浮点格式及POWER指令集架构

2.1 POWER指令集中浮点数标准

2.2 POWER指令集架构

2.3 浮点相关寄存器

2.4 本章小结

第三章 SRT除法/方根算法分析

3.1 引言

3.2 SRT除法算法

3.3 SRT方根算法

3.4 除法/方根求值表的合并

3.5 本章小结

第四章 浮点除法/方根单元结构

4.1 浮点除法/方根单元的整体设计

4.2 子模块描述

4.3 本章小结

第五章 基于UVM的功能验证

5.1 验证方法学

5.2 浮点除法/方根运算单元的验证

5.3 仿真与测试

5.4 功能覆盖率

5.5 本章小结

第六章 总结与展望

6.1 总结

6.2 展望

参考文献

作者简介

致谢