应用于UHF RFID系统中的∑-△分数频率综合器的研究与设计

摘要

超高频射频识别（UHF RFID）是当前应用最为广泛的一种非接触式无线通信技术，其工作频率为860MHz~960MHz。频率综合器是其中最为关键的模块之一，它能够输出稳定、可综合、低噪声的本振信号，其性能影响甚至决定着整个无线收发系统的性能，以及阅读器在复杂通信环境中的标签读取效率。
　　根据UHF RFID的相关协议要求，确立了本文设计的∑-△分数频率综合器的系统指标。采用 Verilog-A语言对主要模块进行行为级建模及仿真。设计了鉴频鉴相器（PFD），电荷泵（CP），环路滤波器（LF），压控振荡器（VCO），可编程分频器，除2分频器，∑-△小数调制器以及自动频率校准电路（AFC）等子模块。其中，PFD采用边沿触发型D触发器结构，带有延时回路，且无死区。CP采用带有共源共栅运算放大器的单端输出结构，仿真表明充放电电流在输出电压为0.25V~1.6V的范围内保持基本一致，失配度低于0.3％。LPF采用三阶无源低通结构。VCO采用互补交叉耦合对结构，带有开关电容阵列，以提升相位噪声，仿真显示相位噪声性能为-98.64dBc/Hz@200kHz，-117.1dBc/Hz@1MHz。可编程分频器采用基于除2/除3基本分频单元的级联式结构，可实现任意整数且步长为1的分频比，级联六级以后的分频比变化范围为64～127，满足86～96的设计要求，仿真显示相位噪声为-167.4dBc/Hz@100kHz，-173.1 dBc/Hz@1MHz。除2分频器采用电流模逻辑（CML）结构的D锁存器构成，可输出频率为860MHz~960MHz的I/Q正交差分信号。∑-△小数调制器采用单环三阶MASH1-1-1结构，可将量化噪声推至高频处，并用滤波器滤除，降低了小数杂散。AFC电路采用比较计数器的结构，设计了一种基于逐次逼近算法的比较逻辑，可自动选择压控振荡器的最优控制字，仿真表明环路在86～96的分频比变化范围内均能正确锁定。
　　采用标准0.18μm CMOS工艺，设计了∑-△分数频率综合器的芯片版图，包括焊盘在内的芯片尺寸为1425μm×1161μm。后仿真结果表明，环路锁定时间小于40μs，在86～96的分频比变化范围内，输出四路I/Q正交差分信号，输出频率范围为860MHz~960MHz。当输出频率为905MHz时，相位噪声为-90.1dBc/Hz@100kHz，-112.3dBc/Hz@1MHz，满足设计要求。在电源电压为1.8V的情况下，芯片的整体功耗约为25mW。

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第一章 绪论

1.1课题研究背景和意义

1.2射频识别系统概述

1.3∑-△分数频率综合器的国内外研究现状

1.4论文主要写作内容与组织结构

第二章 锁相环与频率综合器

2.1锁相环简介

2.2频率综合器概述

2.3频率综合器的主要性能参数

2.4频率综合器主要模块的性能指标

2.5本章小结

第三章 环路整体结构及行为级建模

3.1∑-△分数频率综合器的设计

3.2行为级建模

3.3行为级环路整体仿真

3.4本章小结

第四章 ∑-△分数频率综合器的研究与设计

4.1设计指标

4.2鉴频鉴相器

4.3电荷泵

4.4环路滤波器

4.5压控振荡器

4.6可编程分频器

4.7除2分频器

4.8∑-△小数调制器

4.9自动频率校准电路

4.10本章小结

第五章 版图设计及后仿真

5.1版图设计技术

5.2∑-△分数频率综合器的版图设计

5.3∑-△分数频率综合器的后仿真

5.4本章小结and

第六章 总结与展望

6.1主要研究内容与成果总结

6.2研究内容的不足与展望

参考文献

附录1 攻读硕士学位期间撰写的论文

附录2 攻读硕士学位期间申请的专利

附录3 攻读硕士学位期间参加的科研项目

致谢