基于DDS和PLL的扫频信号源设计

摘要

本文介绍了关于频率合成、锁相环频率合成、DDS频率合成、DDS+PLL频率合成等的基本理论；分析了DDS+PLL频率合成系统在具体设计中应该考虑的问题；叙述了本课题采用的方案、各个模块的功能实现、实际设计中应该注意的问题以及最终系统的测试结果。文章所采用的DDS+PLL频率合成方法可以将DDS的超高频率分辨率、高频率精确度、容易实现程控等优点与锁相环良好的窄带跟踪滤波特性相结合，从而实现系统所要求的宽带扫频功能及相应的技术指标。

目录

文摘

英文文摘

1绪论

1.1引言

1.2频率合成技术的发展过程

1.3频率合成技术的近况与展望

1.4论文的主要研究工作

2直接数字频率合成技术简介

2.1引言

2.2 DDS的基本原理

2.2.1 DDS的理论基础和基本结构

2.2.2 DDS的原理

2.3 DDS的结构

2.3.1相位累加器

2.3.2正弦查询表ROM

2.3.3数模转换器DAC

2.4 DDS的数学综合

2.5理想的DDS输出频谱

2.6 DDS实际输出频谱杂散来源

2.6.1 DDS的相位误差序列

2.6.2相位截断对DDS输出频谱的影响

2.6.3幅度量化对DDS输出频谱的影响

2.6.4 DAC的非线性误差

2.7本章小结

3 AD9854简介及硬件电路设计

3.1 AD9854简介

3.2电路设计及测试结果

3.3本章小结

4锁相频率合成器简介

4.1引言

4.2锁相环(PLL)的结构及基本原理

4.2.1鉴相器(PD)

4.2.2环路滤波器(LPF)

4.2.3压控振荡器(VCO)

4.3锁相环路的相位模型和动态方程

4.4锁相环路主要特性分析

4.4.1锁相环路的跟踪性能分析

4.4.2锁相环路的捕捉性能分析

4.4.3锁相环路的嗓声性能分析

4.5本章小结

5 ADF4106简介及其硬件电路的设计

5.1锁相环芯片ADF4106简介

5.2锁相环ADF4106的仿真

5.3本章小结

6 DDS+PLL捷变源的实现

6.1 DDS+PLL频率合成概述

6.2采用DDS+PLL的捷变源的几种方案及其可行性论证

6.2.1 DDS与PLL混频输出方案

6.2.2 DDS激励PLL的锁相倍频方案

6.3采用DDS激励PLL捷变源硬件电路设计

6.4本章小结

7结论

致 谢

参考文献