高速数传调制解调器设计与实现

摘要

随着信息通信技术的飞速发展，对通信速率的要求越来越高，如今的通信系统已越来越难以满足不断增长的通信速率需求。在通信系统中，调制解调器的速率往往决定了整个系统的传输速率。因此对高速数传调制解调器的研究已日益成为热点。
　　对于高速数传调制解调器来说，其处理速率主要受限于其所使用芯片的时钟频率。若要突破这一限制，就需要将调制解调器传统的串行结构改为并行结构。本文对此进行了研究，从而给出一套并行的高速数传调制解调器方案。
　　本文首先分析了高速数传调制解调器的各方面细节对其速率和资源的影响，进而确定了调制方式、并行路径数、接收机结构等一系列相关细节，划定了总体的方案框架。
　　然后研究了调制解调器各步骤的理论和常用算法，重点研究了各步骤的并行实现算法，从而给出了各步骤的并行实现方案。其中调制器部分主要有并行的差分编码、并行的时域成形滤波、免混频的正交上变频。解调器部分主要包括频域匹配滤波、频域定时相偏校正、通过增删采样点实现的定时频偏校正、经近似处理优化的并行盲均衡、在极坐标系实现检测和校正的载波同步以及改进的并行差分解码。这些方案都能以较少的资源消耗实现相应功能，它们的Matlab和Modelsim仿真结果也显示了方案的高效性。
　　最后本文在FPGA开发板ML605上对该高速并行调制解调器系统进行了实验测试，测试结果也表明该高速并行调制解调器性能良好。