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一种电荷泵锁相环频率合成器的设计与研究

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第一章 绪论

1.1 课题研究背景和意义

1.2 锁相环频率合成器研究现状及一般方法

1.3 论文的主要工作

1.4 论文的结构

第二章 锁相环频率合成器的设计理论

2.1 基本锁相环频率合成器的工作原理

2.2 电荷泵锁相环频率合成器的组成

2.2.1 鉴频鉴相器

2.2.2 电荷泵

2.2.3 环路滤波器

2.2.4 压控振荡器

2.2.5 分频器

2.3 电荷泵锁相环频率合成器的线性模型

2.4 电荷泵锁相环频率合成器的噪声分析

2.5 锁相环的主要性能参数

2.6 快速锁定理论

2.6.1 动态环路带宽法

2.6.2 分数分频法

2.6.3 前馈补偿法

2.7 小结

第三章 频率合成器参数设计及Verilog—A建模

3.1 Verilog—A语言简介

3.1.1 Verilog—A模型定义

3.1.2 基本运算类型

3.1.3 Verilog—A中的函数

3.2 性能和参数计算

3.3 锁相环频率合成器的Verilog—A模型

3.3.1 鉴频鉴相器

3.3.2 电荷泵模块

3.3.3 环路滤波器模型

3.3.4 压控振荡器模型

3.3.5 可编程分频器模型

3.3.6 锁定检测模块

3.4 小结

第四章 电荷泵锁相环频率合成器的电路设计实现

4.1 鉴频鉴相器的设计

4.1.1 设计时的综合考虑

4.1.2 鉴频鉴相器的电路实现

4.1.3 鉴频鉴相器的仿真分析

4.1.4 鉴频鉴相器的版图设计

4.2 电荷泵的设计

4.2.1 设计时的综合考虑因素

4.2.2 自举可编程电荷泵设计

4.2.3 电荷泵的仿真分析

4.2.4 电荷泵电路的版图设计

4.3 环路滤波器的设计

4.4 压控振荡器的设计

4.4.1 压控振荡器的整体结构

4.4.2 2:4编码器

4.4.3 压控振荡器模块

4.4.4 输出选择模块

4.4.5 压控振荡器的仿真分析

4.4.6 压控振荡器的版图设计

4.5 分频器的设计

4.5.1 分频器的种类

4.5.2 可编程分频器设计实现

4.5.3 分频器的仿真分析

4.5.4 分频器的版图设计

4.6 锁定检测电路

4.6.1 锁定检测单元电路设计

4.6.2 计数器单元电路设计

4.6.3 锁定检测电路仿真和版图设计

4.7 锁相环整体电路仿真

4.8 小结

第五章 结束语

致谢

参考文献

附录:作者在攻读硕士学位期间发表的论文

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摘要

随着集成电路设计和工艺水平的不断提高,集成电路的工作频率也越来越高,并且高性能、低成本仍旧是集成电路设计的主要挑战。由于直接生成高质量的高频时钟十分困难,因此,一般采用锁相环频率合成器来倍频,这样人们就可以用目前可以产生的质量非常高的低频时钟信号的晶体振荡器来生成高频信号。而其中采用最多的就是电荷泵锁相环频率合成器,它具有易于集成、低功耗、低抖动、频率牵引范围大和静态相位误差小等优点,成为了倍频信号产品的主流。
   本文设计了一款可实现快速锁定的三阶电荷泵锁相环频率合成器。文章在深入分析电荷泵锁相环频率合成器设计理论的基础上,根据直接数字频率合成器(DDS)的要求确定了锁相环的总体电路结构和各项性能参数。首先利用Verilog-A语言对所设计的电荷泵锁相环频率合成器进行建模,验证了快速锁定理论并对各个参数进行了优化,然后将各项参数指标分到各个模块上,进行单元电路的设计。在单元电路设计的过程中,论文重点讨论并解决了下述问题:
   1)电荷泵锁相环频率合成器快速理论的研究,并根据该理论建立了Verilog-A模型;
   2)采用含有TSPC结构的鉴频鉴相器,增大了其工作频率;
   3)采用了可实现自举的电荷泵结构,消除电荷共享效应,同时电荷泵控制开关采用了传输门,降低了时钟馈通和电荷注入的影响;
   4)压控振荡器采用四个四级延迟单元的环形振荡器,降低了压控振荡器的控制电压范围和锁定时间。同时也增大了输出频率范围,降低了压控振荡器增益,从而降低了纹波对压控振荡器输出信号的影响。
   5)采用动态逻辑电路来设计可编程分频器,在尽可能增大其工作频率的同时,也实现了调节范围为16~127调节要求。
   6)本文设计了锁定检测电路,在锁定信号坚持30个参考频率周期后,才认为电荷泵锁相环频率合成器真正实现了锁定,然后输出一个锁定指示信号。
   本论文中设计的电荷泵锁相环频率合成器采用SMIC0.18μm CMOS工艺,1.8V电源供电。仿真结果表明,电荷泵锁相环频率合成器输出频率范围可实现160MHz~1.27GHz范围变化,锁定时间很短,在1us至3us之间。在VCO输出频率为160MHz时,环路的锁定时间为2.15us,抖动的峰峰值小于136ps。

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