SoC存储系统的性能评估与优化

摘要

当前SoC设计的最大难题就在于嵌入式微处理器的高主频速度与片存储器的低读取速度极不相配,很大程度上限制了微处理器的性能效率.尤其在最近几年,两者之间的速度差距还在不断拉大,业界将这种速度差距称为存储器间距(Memory Gap).在这种情况下,即使处理器因微电子工艺的巨大投资而获得速度上的提高,存储器间距的存在和日益扩大也会使处理器因无法达到其峰值速度而浪费掉很多性能资源.从系统角度分析,微处理器在访问存储器时需要与其他主设备抢占系统总线,在一般的SoC系统总线仲裁机制中,为保证其他主设备的正常工作,都将微处理器的占用优先级排在最后,这又更加降低了存取数据时微处理器的性能效率.而微处理器性能的限制又将会进一步制约嵌入式系统的其他功能,如MP3的播放等等.鉴于以上存在的问题,人们采用了如下方法对SoC存储系统进行改进:其一是发明各种新技术来提高存储体的访问速度,比如研制片上SRAM存储体;其二是对一些存储器接口电路进行一些优化设计;其三就是对整个存储系统进行结构上的优化,例如通过在主存储器和处理器之间加入Cache来暂存一些数据供处理器快速访问等等.总之,如何建立一套高效的存储系统,使其能够最大程度的提升微处理器的性能效率,已经越来越成为SoC设计者关注的热点.该文将以东南大学ASIC中心自主研发的一款SoC芯片——Garfield为研究对象,通过综合对比Garfield两个版本中存储系统的性能优劣来对SoC存储系统的设计进行总结分析.文章整体上分为四大部分,第一部分先介绍针对SoC存储系统采用的评估机制.第二部分用这套评估机制对第Ⅰ版中的存储系统接口电路作些优化设计,并对改进后的第Ⅱ版Garfield存储系统进行性能评估.第四部分则是在前面评估的基础上引入一种可靠的Cache设计来对存储系统进行结构上的优化,并对Cache的引入进行评估.

目录

文摘

英文文摘

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第一章绪论

1.1问题的提出

1.2论文的工作

1.3论文的结构

第二章存储系统的评估平台

2.1存储系统评估机制

2.2被测存储系统的存储单元

第三章对Garfield Ⅰ存储系统的评估与分析

3.1评估流程的建立

3.2 Garfield Ⅰ中被测存储系统的架构

3.3对SRAM的评估与分析

3.4对SDRAM的评估与分析

3.5片上SRAM的评估与分析

3.6本章小结

第四章对GarfieldⅡ优化后存储系统的性能评估

4.1指令FIFO对SDRAM的优化作用

4.2优化后的片上SRAM性能

4.3本章小结

第五章基于ARM7TDMI的Cache设计

5.1关于设计平台

5.2 Cache的组织结构及其选择

5.3 Cache的电路设计

5.4本章小结

第六章引入Cache后的存储系统性能

6.1引入Cache后的存储系统性能

6.2 Cache与片上SRAM的比较

6.3本章小结

总结和展望

致谢

参考文献

研究生期间论文发表