超高速1:4分频器集成电路设计

摘要

随着经济和社会的发展，人们对信息的需求爆炸式增长。这种需求促进了通信技术的迅猛发展，对通信系统中单元电路的研究也越来越多了。分频器广泛应用于光纤通信和射频通信等通信系统中，因此，高速分频器的研究也日益受到人们的关注。
　　 目前实现分频功能的电路结构主要有两种，其中由锁存器构成的分频器有着较为广泛的应用，本文在对目前比较有优势的高速锁存器结构的分析和比较后，最终选择了具有高速低功耗特点的单时钟动态负载锁存器来构成1:2分频器。
　　 本文设计的超高速1:4分频器是由两个1:2分频器构成的，这两个1:2分频器都是基于单时钟动态负载锁存器的结构。由于它们工作在不同的速率上，虽然结构相同，但参数的配置不同，分别以高速和低功耗为优化目标进行电路设计。在集成电路设计中，电路的可测试性是一个关键问题。考虑到现有仪器设备的情况，为了使本文设计的高速分频器更具可测试性，设计了两种输入方式：差分输入和单端输入。在单端输入方式中，尝试了一个结构比较简单而效果较好的单端转双端电路。
　　 文章给出了基于0.18μm CMOS(互补金属氧化物半导体)工艺、采用单时钟动态负载锁存器设计的1:4分频器完整的电路设计。电路经模拟验证符合设计要求，并送交芯片制造厂商流片。所得样片经初步测试，可以实现超高速1:4分频。由于测试仪器的限制，差分输入的电路测试得到12GHz的分频结果。单端输入的电路可测试得到16.8GHz的分频结果。

目录

文摘

英文文摘

第一章 引言

1.1 研究背景及意义

1.2 分频器概述

1.3 工艺的选择

1.4 论文组织

第二章 深亚微米CMOS集成电路设计

2.1 集成电路设计概述

2.1.1 集成电路的分类

2.1.2 集成电路的设计要求

2.2 深亚微米CMOS工艺

2.2.1 二阶效应

2.2.2 短沟道效应

2.3 集成电路版图设计

2.3.1 版图设计基本流程

2.3.2 版图设计注意要点

2.3.3 版图设计的考虑因素

2.3.4 版图技术

2.3.5 版图布局

2.4 集成电路设计流程

第三章 方案论证

3.1 引言

3.2 分频器的组成结构

3.2.1 注入锁定分频系统

3.2.2 由锁存器构成的数字分频器

3.3 锁存器电路

3.3.1 源极耦合逻辑(SCL)锁存器

3.3.2 伪差分锁存器(pseudo-differential latch)

3.3.3 动态负载锁存器

3.3.4 单时钟动态负载锁存器

3.3.5 小结

第四章 1：4分频器设计

4.1 概述

4.2 输入部分

4.31：2分频器

4.3.11：2分频器的结构及设计

4.3.21：2分频器工作原理

4.3.31：2分频器的特点

4.4 级间连接

4.4.1 连接要求

4.4.2 连接方式选择

4.5 输出部分

4.6 版图设计

4.7 仿真结果

4.7.1 前仿真

4.7.2 后仿真

第五章 芯片实现及其测试

5.1 无生产线集成电路设计和多项目晶圆

5.2 分频器测试

5.2.1 测试方式和测试仪器

5.2.2 测试结果

第六章 电路优化

6.1 优化考虑

6.1.1 原因分析

6.1.2 优化方法

6.2 电路及版图设计

6.2.1 输入匹配电路

6.2.2 单端转双端电路

6.2.3 版图设计

6.3 仿真结果

6.3.1 前仿真

6.3.2 后仿真

6.4 测试结果

第七章 结论

致谢

参考文献