基于AES算法加密电路的可重构研究与实现

摘要

AES算法是2000年10月美国国家标准与技术研究所（NIST）提出来的新型高级加密算法标准，用来取代上一代的DES数据加密标准，自问世以来，AES算法在软件和硬件的实现上一直备受人们关注，基于安全因素和速度的考虑，人们更关注于其在硬件实现上的研究。 本文把可重构体系结构的思想引入到AES算法中，对AES算法的实现进行研究设计。根据数学有限域的性质，首先通过研究Sbox盒生成原理，采用组合逻辑方式实现代替以往的查找表形式；再对轮变换各个步骤进行可重构设计，通过对AES算法加密和解密的结构的研究和优化，最终达到了加密和解密过程的可重构实现，以此减少了硬件电路的面积；为了减少时钟延时，整个电路的实现采用流水线结构，来提高数据处理速度；考虑影响数字电路功耗的因素，对电路进行低功耗分析和设计。 对硬件实现而言，本文主要研究AES算法基于ASIC设计方法在IP核上实现，根据AES算法的特点，采用自顶向下，从逻辑层到物理层的多层设计方法，层层验证确保各层设计的正确，最终实现整体设计的正确性。在首先完成设计的体系结构后，采用Verilog语言代码的RTL级实现及功能验证；再使用Synopsys公司的综合工具Design Compiler将RTL级代码综合成对应工艺库的门级电路，并且通过前仿真Timing报告；最后使用Synopsys公司的自动布局布线工具Astro进行布局布线以生成版图。 本设计在Xilinx Virtex4 XC4V25平台下进行性能评估，在SMIC0．18μmCMOS工艺下完成布局布线，结果表明了本设计提出的AES算法实现方案的可行性，AES算法IP核的面积为427．18μm*545．40μm，最高时钟频率可达153MHz。面积和速度都满足论文的指标要求。

目录

文摘

英文文摘

声明

第一章 绪论

1.1 课题背景与研究的意义

1.2 AES的研究现状

1.3 课题研究的内容

1.4 本论文的组织结构

第二章 AES算法的实现原理

2.1 有限域GF(28)的介绍

2.1.1 有限域GF(28)的加法和乘法

2.1.2 域上多项式的运算

2.2 AES算法的结构

2.2.1 迭代密码算法的结构分类

2.2.2 AES算法的结构

2.2.3 AES算法的实现原理

2.3 轮变换的描述

2.3.1 字节替换

2.3.2 行移位

2.3.3 列混合

2.3.4 轮密钥加

2.4 密钥扩展

2.5 本章小结

第三章 AES算法的优化及可重构设计

3.1 可重构

3.1.1 可重构的意义

3.1.2 可重构的分类

3.1.3 可重构的应用

3.2 Sbox盒和逆Sbox盒的域同构实现

3.2.1 Sbox盒的原理

3.2.2 Sbox盒模块的优化

3.3 轮变换的可重构设计

3.3.1 Subbytes的可重构

3.3.2 ShiftRows的可重构

3.3.3 MixColunms的可重构

3.4 加、解密过程的可重构设计

3.5 本章小结

第四章 AES算法硬件电路的实现及低功耗分析

4.1 总体电路结构

4.2 流水线结构设计

4.2.1 流水线结构

4.2.2 AES算法流水线结构的设计

4.2.3 AES算法结构优化分析

4.3 低功耗设计

4.3.1 功耗分析

4.3.2 降低功耗方法

4.3.3 AES算法中的低功耗设计

4.4 本章小结

第五章 实施与验证

5.1 ASIC设计流程

5.2 Verilog编码及功能仿真

5.3 FPGA实施验证

5.4 电路综合

5.4.1 设置setup文件

5.4.2 设置环境属性和时序面积约束

5.4.3 综合结果及分析

5.5 Astro版图生成

5.5.1 数据库的配置

5.5.2 实施结果

5.6 本章小结

第六章 总结与展望

6.1 总结

6.2 展望

致谢

参考文献

攻读硕士学位期间发表的论文