GPS接收机跟踪环路协处理器设计

摘要

全球定位系统(GPS)技术经过二十余年的不断完善,正朝着快速定位、高灵敏度、高动态等方向发展,而一切GPS技术性能的提升都是基于GPS接收机处理器的高性能。
　　 本文设计了一款GPS接收机协处理器,可执行计算量大且复杂度高的GPS跟踪算法。本协处理器采用指令执行效率高于CISC架构的RISC体系结构,适应GPS接收机高计算量的特点。根据GPS跟踪算法特点,本协处理器采用36位指令系统和32位数据通路的系统架构。在设计中,为保证代码执行效率,除除法其余指令都单周期执行;为提高代码密度,数据通路增加桶形移位器;为减少程序响应时间,支持哈佛体系结构、静态预测转移等技术；为提高协处理器的主频,采用四级流水线:为快速传输模块交互的数据,内置搬运数据DMA;为减少与外部存储器的交互,内置深度一千、宽度36位的指令存储器和32个32位通用寄存器；为高效执行GPS接收机中FFT运算和复杂的鉴相器功能,设计专用硬件乘法器和除法器；防止因跟踪算法的不完善而导致的数据溢出,采用饱和加法器。三百多万的验证向量的仿真保证了功能覆盖率,并通过综合语法规则检查和FPGA验证。本协处理器采用SMIC0.18um Logic1P5M1.8V/3.3V工艺库,基于性能最优化的约束进行综合,面积为633856um2左右,125℃下最坏工作频率大于84MHz,运行跟踪程序的能耗为5.89uW,仅为ARM7的5.54％。

目录

文摘

英文文摘

图表目录

第1章 绪论

1.1 研究背景

1.2 设计定义

1.3 论文的结构

第2章 协处理器关键技术

2.1 指令集结构特点

2.2 指令机器码的生成

2.2.1 Lisa Tek简介

2.2.2 Lisa Tek建立处理器流程

2.2.3 Lisa Tek建立本协处理器主要模块

2.3 总体结构的设计

2.3.1 自项向下设计方法

2.3.2 设计的基本思想

2.3.3 总体结构

2.4 流水线的设计及优化

2.4.1 流水线的设计

2.4.2 流水线优化

2.5 协处理器接口的设计

2.5.1 AMBA总线规范

2.5.2 AHB高性能总线简介

2.5.3 DMA设计

2.6 本章小结

第3章 控制单元的设计

3.1 中央控制器设计

3.2 主控制器

3.2.1 取指令单元设计

3.2.2 指令存储器

3.2.3 译码单元设计

3.2.4 数据通路控制器设计

3.3 本章小结

第4章 数据通路的设计

4.1 数据通路结构

4.2 ALU设计

4.3 DSP单元的设计

4.3.1 16位单周期乘法器

4.3.2 32位多周期除法器

4.4 桶形移位器的设计

4.5 寄存器堆(register bank)

4.6 当前程序状态寄存器(CPSR)

4.7 本章小结

第5章 仿真验证和综合结果分析

5.1 验证环境的搭建

5.2 PU接口程序

5.2.1 PU与DPI的比较

5.2.2 Verilog PLI功能及实现

5.3 系统仿真

5.3.1 系统仿真

5.3.2 FPGA验证

5.4 综合及结果分析

5.4.1 RTL 设计规则检查

5.4.2 综合及结果分析

5.5 静态时序分析

5.6 功耗分析

5.6.1 PTPX功耗分析

5.6.2 功耗对比

5.7 本章小结

第6章 总结与展望

致谢

参考文献

研究生阶段发表论文情况

附件