应用于WSN的低功耗低相位噪声频率综合器的设计与实现

摘要

无线传感器网络是一种由许多无线传感器节点构成的网络，可以应用于智能家居、环境检测、医疗护理、交通控制和工业生产控制等领域。应用于无线传感网的射频收发机基于IEEE802.15.4/ZigBee协议标准，主要包括2.4GHz的开放频段、868MHz的欧洲频段和902MHz的北美频段。本论文主要对工作在2.4GHz开放频段的无线收发机中的频率综合器模块进行了分析，优化系统参数并改进频率综合器各模块的电路结构，设计并实现了一款低功耗、低相位噪声的锁相环频率综合器芯片。 本文首先回顾了几种频率综合技术，介绍了衡量锁相环频率综合器性能的主要指标，建立锁相环频率综合器的频域模型和相位噪声模型。根据IEEE802.15.4/ZigBee协议要求计算系统指标，设计低功耗低相位噪声的系统架构，并采用最大相位裕度法计算环路参数，最后使用Simulink工具对系统进行了行为级仿真验证。详细阐述了整数分频器的设计，优化其中的高速二分频器，引入向后相位切换技术的双模分频器以降低功耗，采用半定制设计流程设计数字模块可编程计数器。整数分频器采用TSMC0.18μm CMOS工艺进行流片，测试结果表明整数分频器工作正常，可实现2403～2480连续可调分频比，工作电流仅为2.96mA。介绍VCO工作原理和相位噪声模型，分析电感和可变电容选型，设计低功耗LC-VCO芯片。测试结果表明，在1.8V电源下，最低工作电流为0.35mA，调谐频率范围为4.38～5.11GHz，调谐增益为90MHz/V，相位噪声在最低电流下分别为-112.6dBc/Hz@1MHz和-124.3dBc/Hz@3MHz。为了进一步降低功耗，PLL频率综合器引入ACC自动电流控制单元。为了降低相位噪声，大幅度降低了VCO的调谐增益，但是频率校准时间会变长，故系统引入了快速自动频率校准AFC(Auto FrequencyCalibration)单元。整合鉴频鉴相器(PFD)和电荷泵(CP)等其他模块，设计了整个PLL频率综合器系统版图，并流片验证。测试结果表明频率综合器在锁定状态下最低工作电流仅为4.7mA，输出频率范围为2.4GHz～2.48GHz，最低电流下1MHz和3MHz频偏处的相位噪声分别为-102.1 dBc/Hz和-118.4dBc/Hz，参考杂散为-42dBc。 本文设计的低功耗低相位噪声的频率综合器芯片将应用于WSN节点的SOC芯片中。

目录

声明

摘要

第1章 绪论

1．1 课题背景

1．2 频率综合器研究现状

1．3 论文研究内容和设计指标

1．4 论文组织结构

第2章 锁相环频率综合器原理

2．1 频率综合技术

2．1．1 直接模拟频率综合(DAFS)

2．1．2 直接数字频率综合(DDFS)

2．1．3 锁相环路频率综合

2．2 衡量锁相环频率综合器性能指标

2．2．1 频率范围

2．2．2 频率分辨率

2．2．3 捕获时间

2．2．4 相位噪声

2．2．5 参考杂散

2．2．6 功耗

2．3 锁相环频率综合器数学模型

2．3．1 锁相环频率综合器基本组成

2．3．2 锁相环频率综合器频域模型

2．3．3 锁相环频率综合器相位噪声模型

2．4 小结

第3章 频率综合器系统指标预算和架构设计

3．1 WSN频率综合器指标预算

3．1．1 频率范围与分辨率

3．1．2 相位噪声与参考杂散

3．1．3 捕获时间

3．1．4 功耗

3．1．5 设计指标小结

3．2 低功耗低相位噪声频率综合器架构选择

3．3 环路参数设计与行为级仿真

3．3．1 锁相环环路分析

3．3．2 环路参数设计

3．3．3 行为级仿真验证

3．4 小结

第4章 低功耗整数分频器设计

4．1 低功耗整数分频器架构

4．2 低功耗高速二分频器设计

4．2．1 分频器简介

4．2．2 SCL二分频设计

4．2．3 缓冲电路设计

4．3 双模32／33分频器设计

4．4 可编程计数器设计

4．4．1 可编程计数器结构设计

4．4．2 可编程计数器半定制设计

4．5 整数分频器仿真与测试

4．5．1 整数分频器版图设计

4．5．2 整数分频器后仿真

4．5．3 整数分频器测试

4．6 小结

第5章 低功耗LC-VCO设计与频率综合器的整合

5．1 LC-VCO工作原理

5．1．1 振荡器原理

5．1．2 相位噪声模型

5．1．3 可变电容和电感选型

5．2 低功耗LC-VCO电路设计

5．2．1 谐振腔设计

5．2．2 开关电容阵列设计

5．2．3 交叉耦合差分对管负阻设计

5．2．4 偏置设计

5．3 LC-VCO仿真与测试

5．3．1 LC-VCO版图设计

5．3．2 LC-VCO后仿真

5．3．3 LC-VCO测试

5．4 PLL频率综合器电路整合设计

5．4．1 鉴频鉴相器

5．4．2 电荷泵

5．4．3 自动频率校准单元(AFC)

5．4．4 自动电流控制单元(ACC)

5．5 频率综合器整体仿真

5．6 小结

第6章 频率综合器版图设计和芯片测试

6．1 版图设计

6．2 PLL频率综合器的版图设计

6．3 PLL频率综合器芯片测试

6．3．1 芯片测试方案

6．3．2 芯片测试结果

6．4 小结

第7章 总结与展望

7．1 工作总结

7．2 工作展望

参考文献

致谢

攻读硕士学位期间发表的论文