20Gb/s高速SerDes中CDR与FFE设计

摘要

SerDes是一种主流的串行通信技术，在发送端将多路低速并行信号复接成单路高速信号，经过传输媒介（光纤或背板）到达接收端，最后再重新分接成低速并行信号。这种并串转换通信技术充分利用了信道容量，极大的降低了通信成本，满足了现代海量数据交换对I/O接口的要求。
　　在高速SerDes芯片的应用系统中，为了能够传输高速的数据，一般会将时钟信息隐藏在所要传输的串行数据中。因此，SerDes接收机中通常利用时钟数据数据恢复电路(CDR)来接收高速串行信号并判断信号的相位，进而提取出时钟信号，最后对数据进行重采样。本文在分析了常见时钟数据恢复电路典型结构后，针对高速SerDes系统设计实现了20Gb/s全速率Bang-bang型时钟数据恢复电路。该电路具有锁定速度快、输出抖动小等优点。
　　在现代高速SerDes通信系统中，随着传输速率越来越高，传输媒介由于介质损耗、串扰、色散等非理想因素会使接收端的信号产生严重的码间干扰。码间干扰不仅会增大系统的误码率，甚至会使时钟数据恢复电路无法正确提取时钟信号。为此，在接收端必须采用均衡器来补偿信道的损耗。本文分析了常见传输媒介的信道特性，重点讨论了接收端均衡器的工作原理与典型结构，并设计了20Gb/s高速前馈均衡器(FFE)。该前馈均衡器采用3抽头分数间隔延时线，能对经过长线传输产生严重码间干扰的信号进行均衡。
　　本次设计采用TSMC65nm CMOS GP工艺，进行了时钟数据恢复电路和前馈均衡器的电路设计，前仿真，版图设计和后仿真。FFE和CDR模块的版图面积为1190μm×810μm。后仿真结果表明，分数前馈均衡器能对受到严重码间干扰的信号进行均衡，均衡后的眼图水平张开度达到0.76UI;均衡后的信号作为CDR的输入，CDR的锁定时间小于100ns，恢复出时钟的峰峰抖动为2.25ps，恢复出数据的峰峰抖动为3.3ps，均小于0.1UI，符合系统指标要求。电源电压为1V时，CDR和FFE电路的功耗为128mW。

目录

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摘要

第一章 绪论

1．1 SerDes通信系统

1．2 研究内容和国内外研究现状

1．3 设计指标

1．4 论文组织

第二章 时钟数据恢复电路的基本原理与结构

2．1 常见编码格式的数据特性

2．2 CDR电路的基本原理

2．3 CDR电路的结构

2．3．1 前馈相位型

2．3．2 反馈相位跟踪型CDR

2．3．2 盲过采样型CDR

2．4 本章小结

第三章 20Gb／s时钟数据恢复电路设计

3．1 CDR电路的结构选择

3．1．1 线性PD与Bang-bang型PD

3．1．2 全速率Bang-bang CDR电路结构

3．2 Bang-bang型CDR的非理想效应

3．2．1 亚稳态采样

3．2．2 时钟数据抖动

3．2．3 亚稳态采样输出

3．3 20Gb／s全速率Bang-bang型CDR电路实现

3．3．1 全速率(full rate)Bang-bang型PD

3．3．2 环路滤波器

3．3．3 20GHz VCO

3．3．4 输出缓冲

3．4 CDR前仿真结果

3．5 本章小结

第四章 信道特性与均衡器的工作原理

4．1 信道特性

4．1．1 光纤信道

4．2．2 背板信道

4．2 补偿技术

4．2．1 色散补偿

4．2．2 发送端均衡与接收端均衡

4．3 接收端均衡器的常见结构

4．3．1 线性均衡器与非线性均衡器

4．3．2 模拟电路均衡器与数字电路均衡器

4．4 本章小结

第五章 20Gb／s高速前馈均衡器设计

5．1 信道建模

5．2 分数间隔前馈均衡器的结构

5．2．1 抽头数目

5．2．2 时间间隔

5．2．3 电路结构

5．3 分数间隔前馈均衡器的电路实现

5．3．1 延时单元设计

5．3．2 乘法器设计

5．3．3 输出缓冲设计

5．4 FFE前仿真结果

5．5 本章小结

第六章 版图设计后仿真以及测试方案

6．1 版图设计

6．1．1 版图设计的注意事项

6．1．2 CDR与FFE的版图设计

6．2 后仿真结果

6．2．1 CDR后仿真结果

6．2．2 FFE后仿真结果

6．2．3 FFE与CDR的级联仿真

6．3 测试方案

6．3．1 测试平台搭建

6．3．2 测试步骤

6．4 本章小结

第七章 总结与展望

致谢

参考文献

附件：攻读硕士学位期间发表的论文