100G以太网PCS子层接收模块的VLSI设计

摘要

随着网络技术的不断发展和多媒体的应用，用户对高速以太网的需求越来越强烈。2010年6月17日，IEEE802.3ba标准正式颁布，标志着100G以太网商用之路正式开启。该标准明确了100G以太网物理编码子层采用64B/66B编解码技术，同时还提出了多通道分发技术构架，通过虚通道的定义适配不同的物理通道，并采用轮询分发机制进行数据分配从而达到100Gbps的传输速度。
　　本文主要研究了基于IEEE802.3ba标准下的100G以太网物理编码子层接收模块的实现，采用10Gbps×10的方案达到100Gbps的传输速度，工作频率为156.25MHz。设计中的主要功能模块包括码块同步、多通道处理、解扰和64B/66B解码等。其中，多通道处理模块利用标准中给出的多通道分发技术消除了通道间的延时和偏差，实现了通道间的对齐和重排。解扰模块利用通道间解扰存在的依存关系实现了10路640bits的并行解扰，逻辑简单，电路容易较实现。64B/66B解码则采用流水线设计方法，提高了电路速度，最高速率达10Gbps。本设计使用VerilogHDL硬件描述语言进行逻辑设计，并利用VCS进行编译和功能仿真，仿真结果显示，设计能够实现100G以太网PCS子层的逻辑功能。
　　本文设计的电路采用TSMC0.18μm工艺标准单元库实现，完成了逻辑综合、静态时序分析、布局布线、时钟树综合等后端设计流程，并最终生成了版图，进行了DRC和LVS验证，版图面积为1.77mm×1.48mm，1.8V电源电压下芯片的功耗为117.4mW。静态时序分析报告和后仿真结果显示，所设计的电路能够在156.25MHz的时钟频率下正常工作，达到100Gbps的传输速率。本文的研究对高速以太网的实现与应用具有一定的价值。

目录

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摘要

图表检索

第1章 绪论

1．1 课题的背景和意义

1．1．1 以太网技术的发展

1．1．2 100G以太网标准

1．1．3 100G以太网的现状和发展

1．2 100G以太网技术

1．3 研究内容与设计指标

1．4 论文组织与安排

第2章 100G以太网物理编码子层

2．1 100G以太网PCS子层

2．2 PCS子层的比特分发

2．3 64B／66B编解码原理

2．4 多通道分发机制

2．5 通道延时与对齐

2．6 本章小结

第3章 100G以太网PCS子层接收模块的逻辑设计

3．1 整体方案设计

3．2 码块同步模块

3．2．1 码块同步模块的实现

3．2．2 同步头锁定模块

3．2．3 码块移动模块

3．2．4 码块同步功能仿真

3．3 码块分发模块

3．3．1 10∶20码块分发模块的设计

3．3．2 20∶10码块分发模块的设计

3．3．3 码块分发模块功能仿真

3．4 对齐标志锁定模块设计

3．4．1 发送端对齐标志插入

3．4．2 BIP校验

3．4．3 接收端对齐标志的锁定

3．4．4 功能验证

3．5 通道对齐、重排和删除对齐码块模块

3．5．1 通道重排

3．5．2 同步FIFO的设计

3．5．3 通道对齐

3．5．4 删除对齐码块

3．5．5 功能验证

3．6 100G以太网解扰模块设计

3．6．1 10路640bit并行加扰器

3．6．2 10路640bit解扰模块

3．6．3 解扰模块仿真结果

3．7 64B／66B解码器的设计

3．7．1 64B／66B解码器格式转换模块

3．7．2 解码状态机

3．7．3 功能验证

3．8 整体设计的功能验证

3．9 本章小结

第4章 PCS子层接收模块的VLSI实现

4．1 数字集成电路设计流程

4．2 逻辑综合

4．2．1 逻辑综合的约束

4．2．2 逻辑综合及综合后仿真

4．3 静态时序分析

4．3．1 建立时间与保持时间检查

4．3．2 静态时序分析

4．4 形式验证

4．5 布图规划和布局

4．5．1 布图规划

4．5．2 电源规划

4．5．3 布局

4．6 时钟树综合

4．6．1 时钟树结构

4．6．2 时钟树综合

4．7 布线

4．8 可制造性设计

4．9 IP复用及SRAM宏单元的设置和调用

4．10 版图设计与验证

4．10．1 版图设计

4．10．2 物理验证、逻辑功能验证与时序验证

4．10．3 验证结果

4．11 测试方案

4．12 本章小结

第5章 总结与展望

5．1 工作总结

5．2 工作展望

致谢

参考文献

作者攻读硕士学位期间发表的论文