低电压时钟树结构的研究与实现

摘要

当芯片工作电压降低时，电路的性能将受到挑战。由于电路所提供电流的能力与阈值电压密切相关，当电压降至近阈值甚至低阈值时，由工艺偏差带来的阈值电压抖动将成为影响电路性能的主要因素。
　　本文提出了一种低电压下抗工艺偏差的时钟树设计方法，主要分为三个部分:1）Pre-CTS布局优化;2）抗工艺偏差的时钟树结构设计;3）抗工艺偏差的时钟树结构优化。在Pre-CTS布局优化中，通过将寄存器分组，减少时钟树的分支;在抗工艺偏差的时钟树结构设计中，通过选取不同阈值的器件，并减少分支，提升时钟网络抗工艺偏差的能力;在优化阶段，采用“单向调整”的方法，通过降低最短时钟路径所用的缓冲单元的尺寸，优化时钟偏差。
　　本文设计的低电压下抗工艺偏差的时钟树结构，在GPS跟踪通路与嵌入式CPU电路中实现并验证。验证结果表明，本文设计的时钟树在常电压下与EDA工具设计的时钟树性能保持一致，低电压下GPS跟踪通路抗工艺偏差能力优化45.5％，嵌入式CPU电路抗工艺偏差能力优化40.96％。

目录

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摘要

第一章 绪论

1．1 课题的背景与研究意义

1．2 国内外研究现状

1．3 研究内容和指标

1．4 论文组织结构

第二章 时钟树概述

2．1 时钟树的功能与参数概述

2．1．1 时钟网络与时钟树

2．1．2 时钟树参数概述

2．1．3 常见时钟树结构

2．2 低电压下时钟树概述

2．2．1 低电压下时钟树面临的问题

2．2．2 低电压下时钟slew与skew对性能的影响

2．2．3 低电压下buffer对布线延迟的影响

2．2．4 输入信号slew对buffer延迟的影响

2．2．5 低电压下工艺偏差对时钟树性能的影响

2．3 低电压下时钟树结构介绍

2．3．1 UnBH结构

2．3．2 BufH结构

2．3．3 DP+DME结构

2．4 本章小结

第三章 低电压下抗工艺偏差时钟树设计与优化

3．1 Pre-CTS布局优化

3．1．1 时钟树结构对布局结果的依赖性

3．1．2 抗工艺偏差的布局优化分析

3．1．3 布局优化算法

3．2 低电压下抗工艺偏差时钟树设计

3．2．1 抗工艺偏差时钟树结构设计

3．2．2 抗工艺偏差时钟树缓冲单元带来的影响

3．2．3 抗工艺偏差时钟树生成脚本设计

3．3 低电压下抗工艺偏差时钟树优化

3．3．1 时钟延迟优化

3．3．2 时钟偏差优化

3．4 本章小结

第四章 低电压下抗工艺偏差时钟树实现与验证

4．1 实现平台及验证方法

4．2 GPS跟踪通路时钟树验证

4．3 嵌入式CPU时钟树验证

4．4 电路验证结果与本文指标的对比

4．5 本章小结

第五章 总结与展望

5．1 总结

5．2 展望

致谢

参考文献

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