PVT偏差容忍电路的快速自适应频率系统设计

摘要

随着集成电路和移动终端的迅猛发展，人们对消费类电子产品性能的要求越来越高。然而，由于工艺、电压和温度(Process、Voltage& Temperature，PVT)等偏差因素的影响，数字集成电路设计通常为芯片预留较大的时序余量，来保证芯片在最坏情况下也能正常工作，但最坏情况时极少发生，这导致了性能和能量利用效率（效能）的浪费。基于片上时序监测的自适应频率调节(Adaptive Frequency Scaling，AFS)技术，通过监测芯片时序自适应调节系统频率，可以有效释放预留的时序余量提升性能，并抑制PVT偏差对电路的影响。
　　本文设计实现了一套基于片上时序监测的自适应频率调节系统，通过在芯片关键路径末端插入预测型时序监测单元监测芯片时序情况，并利用监测结果动态调节系统频率。本文首先提出了一款只有16个晶体管，可以在0.5V～1.1V宽电压工作的新型时序监测单元;然后，本文从理论上推导出监测窗口宽度的影响因素，并提出了一种可在片上配置监测窗口的电路结构;随后，本文设计了一款能在单周期降频的快速时钟调节电路，该电路可以实现在65MHz～1000MHz的频率工作范围内快速调节频率，以便在出现时序预警信号后立刻调节时钟频率，避免时序真正出错;最后，本文搭建了HSIM-VCS混合仿真平台，并对整个设计进行仿真验证。
　　考虑到比特币(Bitcoin)挖矿芯片对性能和效能需求迫切的特点，本文将AFS技术运用于比特币芯片中，采用SMIC40nm CMOS工艺进行设计。考虑到不同的工艺角和温度，仿真结果表明，在常规电压(1.1V)下，相比于基准频率819MHz，AFS系统最多可获得21％的性能提升和11.7％的效能收益;在低电压(0.66V)下，相比于基准频率88MHz，AFS系统最多可获得110％的性能提升和39.2％的效能收益。整个AFS系统仅引入了4.3％的面积开销。综上所述，本文所提出的AFS技术方案通过调节频率以较小的面积代价获得显著的性能和效能收益，并且可以抑制PVT偏差对电路时序的影响。

目录

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摘要

第一章 绪论

1．1 论文背景与意义

1．2 国内外研究现状

1．2．1 基于片上时序监测的自适应技术

1．2．2 自适应时钟技术

1．3 论文研究内容及研究目标

1．4 论文组织结构

第二章 自适应调节技术概述

2．1 数字电路的基本时序原理

2．2 PVT偏差分类分析

2．2．1 偏差的来源及分类

2．2．2 工艺偏差

2．2．3 电压偏差

2．2．4 温度偏差

2．3 常用的自适应频率调节技术

2．3．2 直接监测型

2．4 本章小结

第三章 时序监测单元和快速时钟调节电路设计

3．1 时序监测单元的设计

3．1．1 时序监测单元电路结构

3．1．2 监测窗口设计

3．2 快速时钟调节电路

3．2．1 设计原理

3．2．2 快速时钟拉伸模块

3．2．3 占空比调节模块

3．2．4 仿真结果分析

3．3 本章小结

第四章 自适应频率调节系统结构与仿真分析

4．1 自适应频率调节设计

4．1．1 自适应频率调节系统结构

4．1．2 动态或门树

4．1．3 自适应频率控制状态机

4．2 验证平台设计

4．2．1 比特币芯片的验证平台

4．2．2 多电压域设计

4．2．3 AFS系统设计流程

4．3 混合仿真平台设计

4．3．1 HSIM-VCS混合仿真平台

4．3．2 PLL C模型

4．4 AFS功能验证

4．4．1 数字芯片功能验证

4．4．2 自适应频率调节验证

4．5 仿真结果和分析

4．5．1 首次预警频率点分析

4．5．2 效能收益

4．5．3 与相关研究对比

4．6 本章小结

第五章 总结与展望

5．1 总结

5．2 展望

致谢

参考文献

作者简介