双精度64位浮点乘法运算单元的设计与实现

摘要

在浮点运算中,乘法运算效率直接决定处理器的主频,同时乘法运算又以整数加法运算为基础。因此设计一种执行效率较高的整数加法结构和浮点乘法结构对处理器性能的提高可以起到很重要的作用。本文分析了当前各种整数加法算法,包括行波进位加法、超前进位加法、进位选择加法等,提出了一种以半加器为基础的整数加法算法——桶形整数加法算法,着重讨论了算法的基本原理,详细分析了算法的时间、面积复杂度,并通过FPGA对算法进行了仿真验证,最后在速度、面积上与传统整数加法器进行了分析比较,证明了桶形整数加法器具备了较快的运行速度,并且在高位加法上优势明显,为后面浮点乘法器的设计打下了良好的基础。在浮点乘法算法方面,本文通过对古印度Vedic乘法的研究,提出了将其应用到二进制整数乘法的设计中,详细阐述了基于Vedic二进制整数乘法的原理,并在部分积压缩与最后累加阶段引入桶形整数加法器,以提高求和的速度。针对IEEE-754浮点格式标准,提出了基于Vedic算法的双精度浮点乘法运算的实现方案;采用Verilog硬件描述语言完成了运算单元的设计,并使用SOPC Builder工具将运算单元通过Avalon互联架构与NiosⅡ处理器相结合,基于Cyclone FPGA硬件平台实现了整个系统;同时对运算单元进行了模块测试与整体验证,证明了本方案达到了正确性的设计要求,且具备较快的运行速度,具有很好的实用性。

目录

摘要

ABSTRACT

目录

第一章 绪论

1.1 研究背景

1.2 国内外研究现状

1.2.1 整数加法器

1.2.2 浮点乘法运算单元

1.3 FPGA设计概述

1.3.1 面向FPGA的EDA开发流程及EDA工具

1.3.2 硬件描述语言的选择——Verilog

1.3.3 SOPC及其相关技术

1.3.4 硬件平台

1.3.5 仿真工具—SignalTap II

1.4 论文创新点

1.5 论文结构

第二章 桶形整数加法器

2.1 加法器运算电路原理

2.1.1 半加器(HA，Half Adder)

2.1.2 全加器(FA，Full Adder)

2.1.3 传统加法器

2.2 桶形整数加法算法

2.2.1 算法基本原理

2.2.2 复杂度分析

2.3 桶形加法算法的实现与性能分析

2.3.1 桶形整数加法器的FPGA实现

2.3.2 仿真结果

2.3.3 性能分析

2.4 本章小结

第三章 基于Vedic的二进制整数乘法

3.1 乘法器的原理及体系结构

3.2 常见的乘法器结构和算法

3.2.1 迭代乘法器

3.2.2 阵列乘法器

3.2.3 Booth算法

3.2.4 二阶(基4)Booth算法

3.2.5 三阶(基8)Booth算法

3.3 Vedic乘法原理

3.4 基于Vedic的二进制整数乘法

3.4.1 部分积产生

3.4.2 部分积压缩

3.4.3 最终累加

3.5 本章小结

第四章 双精度浮点乘法运算单元的设计

4.1 IEEE-754标准

4.2 基于VEDIC的64位浮点乘法运算单元的设计

4.2.1 运算单元整体设计

4.2.2 尾数乘法器设计

4.2.3 操作数的规格化

4.2.4 积的舍入与再规格化

4.3 本章小结

第五章 64位双精度浮点乘法器的硬件设计

5.1 系统整体结构

5.2 关键模块的实现

5.2.1 Nios核与Avalon总线接口

5.2.2 控制与计数模块

5.2.3 Vedic运算单元

5.3 驱动编写

5.4 运算单元的测试与验证

5.5 本章小结

第六章 结论与展望

6.1 结论

6.2 展望

参考文献

附录

致谢

攻读学位期间主要的研究成果