基于RapidIO2.1物理层IP核的数字控制电路的研究与设计

摘要

随着嵌入式处理技术的飞速发展，高性能的嵌入式系统互连必将面临着巨大的挑战。RapidIO互连架构是目前世界上第一个且唯一的嵌入式系统互连国际标准(ISO/IEC18372)，能够满足嵌入式设备的广泛应用与基本需求。从RapidIO展现的优越性，以及国内外发展现状的差距可以看出，RapidIO互连技术在国内无论在应用还是开发方面都处于起步阶段。因此，尝试开发RapidIO IP核就显得尤为重要。
　　RapidIO是基于包交换的互连技术，器件之间通过点对点的全双工通信机制，可以解决总线技术带宽带来的瓶颈。串行RapidIO2.1协议主要分为逻辑层、传输层和物理层。通过对物理层的仔细分析研究，将物理层中的数字控制电路分为流量控制层、串行协议层和物理编码子层，详细阐述了每个子层的工作原理和模块设计思路。运用Verilog硬件描述语言对数字控制电路内部的子模块分别进行建模设计，构建其RTL级电路。为了使设计的物理层IP核具有可测性，构建的内建自测试电路很好的满足了这一要求。提出的改进流水线法的8b/10b编解码相比于传统的查找表法，功耗和面积都有很大的改善;针对5 GHz PLL锁相环提出的二进制自动频率搜索算法也较大的缩短了锁定时间，仿真结果为22.5μs。这些关键电路结构的提出，都有助于改善系统的性能。
　　在VCS软件仿真平台下，对串行物理层IP核中的数字控制电路完成了从模块级、环路级和系统级的逐级验证。验证结果表明数字控制电路能够完成错误恢复和流量控制的功能。RapidIO2.1物理层IP核在华力40nm CMOS工艺下流片。在FPGA硬件平台下测试，物理层IP核芯片在5 Gbps串行速率下，误码率小于10-13。验证和测试结果显示，物理层IP核的功能和特征参数基本满足RapidIO2.1协议的要求。

目录

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摘要

插图索引

附表索引

第1章 绪论

1．1 RapidIO互连技术简介

1．2 RapidIO互连技术国内外发展现状

1．3 RapidIO与传统互连技术的比较

1．4 课题研究背景

1．5 研究内容与论文结构

1．6 本章小结

第2章 RapidIO 2．1互连技术规范概述

2．1 RapidIO 2．1协议概述

2．1．1 事务传送

2．1．2 包格式

2．1．3 事务格式与类型

2．1．4 控制符号

2．2 RapidIO 2．1协议体系结构

2．2．1 逻辑层

2．2．2 传输层

2．2．3 物理层

2．3 本章小结

第3章 RapidIO 2．1串行物理层的系统设计

3．1 串行物理层系统结构

3．2 物理编码子层

3．2．1 通道同步状态机

3．2．2 1x端口初始化状态机

3．2．3 空闲序列产生器

3．2．4 8b／10b编解码器

3．2．5 符号锁定

3．2．6 重定时器

3．2．7 内建自测试

3．3 串行协议子层

3．3．1 发送状态机

3．3．2 接收状态机

3．3．3 链路错误处理

3．3．4 重传处理

3．3．5 控制符号产生解析器

3．3．6 CRC-5产生与校验

3．3．7 CRC-16产生与校验

3．4 流量控制子层

3．4．1 发送Buffer

3．4．2 接收Buffer

3．5 物理附属媒介子层

3．5．1 5 GHz PLL自动频率校正算法电路

3．6 本章小结

第4章 RapidIO 2．1串行物理层的系统仿真与验证

4．1 仿真验证平台搭建

4．1．1 模块级

4．1．2 环路级

4．1．3 系统级

4．2 模块级的验证

4．2．1 8b／10b编解码

4．2．2 符号锁定

4．2．3 重定时器

4．2．4 空闲序列产生器

4．2．5 通道同步状态机

4．2．6 初始化状态机

4．2．7 CRC-5产生和校验

4．2．8 CRC-16产生和校验

4．2．9 PLL校正电路

4．3 环路级的验证

4．3．1 PMA环路验证

4．3．2 PCS环路验证

4．3．3 BUFFER环路验证

4．3．4 BUFFER+SPS环路验证

4．4 系统级的验证

4．4．1 正常通信

4．4．2 重传恢复

4．5 本章小结

第5章 串行物理层IP核的物理设计和测试

5．1 综合

5．1．1 时序路径

5．1．2 时序约束

5．2 后端设计

5．2．1 数据准备

5．2．2 布局规划

5．2．3 布局

5．2．5 布线

5．2．6 DRC和LVS规则检查

5．2．7 生成GDSII文件

5．3 误码率测试

5．4 本章小结

结论

参考文献

致谢

附录