40nm工艺下一种应用于SerDes的发送器设计

摘要

数字系统的两个主要工作是信号处理与信号传输，而芯片片内信号处理带宽的提升速度高于信号片外传输带宽的提升速度，使后者往往成为设计高性能数字系统的一个瓶颈。随着芯片接口传输带宽需求的增长，传统的并行总线需要的芯片引脚数目大幅增加，而且在传输速率大于1Gbps时存在难以解决的信号衰减问题。于是，基于串行器—解串器，即 SerDes（Serializer，De-serializer）技术的高速串行总线成为芯片的主流接口外设，并广泛用于大到数据中心的通讯、小到路由系统、PCB板级、芯片间接口等。由于SerDes技术涉及半定制、全定制以及模拟电路等多种设计方法，是一个数模混合系统；此外其处理的信号速率通常高达几十Gbps，是主流微处理器主频的数十倍，衍生出一系列信号完整性问题，如信道均衡，码间干扰等，使设计越趋复杂，目前国内研究仍处于初级阶段。
　　本文基于自主研发SerDes的设计需求，采用某厂家40nm CMOS工艺，设计了其中的可编程预加重发送器电路，实现了将协议层发送到物理层的10/20位并行数据与本地时钟同步，数据通过半速率采样串行化为1位，经过预加重驱动到信道，以补偿信号传输所引起的高频损失，实现了6位数字调节预加重效果可编程，5位数字调节差分输出摆幅可编程，可应用于多种高速串行协议。本文的主要工作与贡献体现在：
　　1、研究并阐述了关于SerDes设计所侧重的基础和方法，涵盖传输线建模与高速信号衰减与补偿原理，应用于高速数据传输的全定制数字电路以及在超深亚微米工艺节点下模拟电路设计所采用的方法；同时建立数模混合设计平台。
　　2、分析了SerDes中发送器的功能和性能要求，给出了发送器总体结构设计和划分，设计了发送器作为一个完整系统的所有混合电路，包含半定制模块如与上层协议层同步模块，共模调节状态机等；全定制模块如串行器；模拟模块如可编程预加重驱动器等，详细阐述其工作原理及设计流程。
　　3、驱动器的输出可编程设计中采用数字调节的方法，用数模混合结构提高单纯模拟电路设计可编程的灵活性，以适应不同温度、电源及工艺角情形。
　　4、最后，对设计进行了模拟验证，结果表明在2.5-6.25Gbps传输速率下实现了0-6dB可配置预加重效果，0-1.3V可配置差分输出摆幅，满足PCIE2.1及 RapidIO2.2等高速串行协议要求。

目录

声明

第一章 绪论

1.1 课题研究背景

1.2 国内外研究现状

1.3 论文的主要工作

1.4 论文的组织结构

1.5 本章小结

第二章 SerDes与高速串行传输技术概述

2.1 SerDes在高速串行传输系统的设计层次

2.2 传输线基础

2.3 阻抗匹配原理

2.4 预加重原理

2.5 本章小结

第三章 总体设计

3.1 发送器在SerDes中的位置

3.2 高速串行协议发送器指标

3.3 总体结构

3.4 设计平台概述

3.5 本章小结

第四章 系统详细设计

4.1 同步模块

4.2 多级多相位串行器

4.3 可编程预加重驱动器

4.4 阻抗匹配设计

4.5 本章小节

第五章 仿真结果与分析

5.1 仿真平台介绍

5.2 初始化与正常发送状态仿真

5.3 带封装及信道模型仿真

5.4 本章小节

第六章 总结与展望

6.1 论文总结

6.2 工作展望

致谢

参考文献

作者在学期间取得的学术成果